40nm BSI CMOS Image Sensor预览

栅极 [A1]。在常用于迁移率增强的双应力衬垫（dual-stress liner）集成方案中，CESL 1和CESL 2代表具有不同本征应力的不同SiN层，例如用于NMOS的拉应力和用于PMOS的压应力 [P1, T2]。CESL 1刻蚀专门用于清除接触孔底部最下层的氮化物薄膜，为随后的焊盘氧化层去除和硅化物接触形成做准备 [P3]。SiN CESL的选择性去除通过等离子体刻蚀实现，该工艺依赖于离子轰击与化学自由基之间的协同相互作用 [P3]。对于SiNx刻蚀停止层，通常采用基于氢氟碳化合物的气体混合物（特别是CH3F或CH2F2），以实现相对于周围的SiO2 PMD以及下方的硅化物或焊盘氧化层的高选择性 [P3]。其核心机制高度依赖于保护性氟碳聚合物薄膜的形成；这些气体中的氢元素通过清除氟以形成HF，从而产生富含碳的聚合物，该聚合物选择性地沉积在氧化层侧壁和下方的硅/硅化物上，而定向离子轰击将其从氮化物表面清除，从而实现连续刻蚀 [P3]。这种聚合物沉积与物理溅射之间的微妙平衡由Langmuir-Hinshelwood型表面动力学决定，刻蚀速率由中性自由基的吸附覆盖率和入射离子的定向动能控制 [P3]。使用高选择性的“软”等离子体刻蚀至关重要，因为下方已硅化的源极和漏极若过度暴露于离子轰击下，会导致结退化并增加串联电阻 [P3, T1]。由于CESL薄膜具有较高的本征应力（根据沉积条件，范围从+1.6 GPa到-3.0 GPa不等）[P1]，其结构密度和键合构型（a-SixNyHz）会影响局部刻蚀速率（工程实践）。射频功率、腔室压力和气体流量比等工艺参数必须受到严格控制，以调节离子能量和自由基通量，从而最大限度地减少对先进器件典型浅结的物理损伤 [P3, T2]。此外，必须严格管理深宽比相关刻蚀（ARDE），因为栅极和源/漏极区域之间接触孔深度的差异要求刻蚀工艺能够在不产生过度过刻蚀的情况下同时清理所有接触孔 [P3]。在40nm节点，管理晶体管驱动电流（Ion）与亚阈值漏电流（Ioff）之间的物理权衡至关重要 [T2]。由于器件微缩限制了几何尺寸带来的性能增益，高应力PECVD SiN CESL对于改变硅晶格常数和载流子有效质量、从而将迁移率提高多达10%至关重要 [P1]。因此，CESL 1刻蚀必须在选择性打开接触孔的同时，保持周围衬垫的结构完整性和机械应力 [P1]。工艺流程中CESL 1与CESL 2刻蚀的区别意味着对不同应力或沉积层的顺序去除，这要求刻蚀化学性质针对CESL 1薄膜的具体氢含量和密度进行精细调整，以避免轮廓弯曲或穿通 [P1, P3]。