40nm BSI CMOS Image Sensor预览

TiN Deposition

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W Deposition

W CMP
133Metal 1 Gate, S/D Contact Opening - Photo134PMD 4 Etch135PMD 3 Etch136PMD 2 Etch137PMD 1 Etch138CESL 2 - Etch139CESL 1 - Etch140Pad Oxide Etch141Ashing & Strip/Clean142Ti Deposition143TiN Deposition144W Deposition145W CMP146TiN/Ti CMP147Post CMP Cleaning148Low Temperature Anneal

工艺截面图

CONTACT · B12 · W Deposition (fill)P-pinning (11B+)P+ VSS contact (11B+)FD node (31P+)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ S/D (31P+)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)TiN (barrier)Ti (adhesion)PMD 4 (SiO2)MET0 (W)PMD 3 (SiO2 · CMP overburden)PMD 2 (SiO2 · body segment)W (contact fill)Ti/TiN linerPMD 1 (SiO2 · bottom segment)CESL 2 (SiNO)SiNCESL 1 (SiN)PolySWS pad ox (SiO2, PECVD)gate ox (SiO2, thermal)IO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)n- LDD (31P+, self-aligned)

本步要点

一层稳健的成核层可以防止 WF6 穿透 TiN 扩散并与下层的硅或钛发生反应,否则将导致严重的结构损坏 。

原理展开

在接触孔(CONTACT)模块中,钨(W)沉积紧随 Ti 和 TiN 层的形成之后,旨在完成连接硅衬底与第一层金属互连线的金属塞 。选择钨作为接触塞是因为它通过化学气相沉积(CVD)工艺沉积时具有极佳的台阶覆盖性,能够填充高深宽比的孔洞而不产生空洞 。之前的 Ti 层起到降低肖特基势垒并形成硅界面欧姆接触的作用 。同时,中间的 TiN 层作为扩散阻挡层,保护下层材料免受 W 沉积过程中反应气体的侵蚀 。在接触孔完全填充本体钨后,需要进行后续的 W C

MP 工艺步骤,以去除场介质上的多余金属,从而实现各个接触塞的电气隔离 。

钨的沉积依赖于六氟化钨(WF6)的热化学还原,通常分为两个不同的阶段:成核和本体填充 。最初,使用硅烷(SiH4)或乙硼烷(B2H6)作为还原剂生长一层薄的 W 成核层,这能在 TiN 阻挡层上实现快速沉积且潜伏期极短 。该成核层作为后续本体填充工艺的晶种,本体填充主要利用 WF6 的氢气(H2)还原反应 。基于 H2 的还原反应提供了极好的台阶覆盖和连续的本体填充,但该反应必须与下层材料严格隔绝 。一层稳健的成核层可以防止 WF6 穿透 TiN 扩散并与下层的硅或钛发生反应,否则将导致严重的结构损坏 。

化学气相沉积是 W 填充的标准方法,因为传统的物理气相沉积无法在狭窄、深层的接触孔中实现所需的台阶覆盖率 。为了平衡生产效率与台阶覆盖性,现代工艺通常采用脉冲 CVD 或原子层沉积(ALD)技术来生长成核层 。通过使用惰性气体吹扫将 WF6 和 SiH4 的通入过程周期性隔开,脉冲 CVD 有效抑制了气相反应并促进了表面控制动力学,显著改善了侧壁覆盖并防止了顶部过度生长 。前驱体气体的选择、沉积温度和压力直接决定了晶相(如低电阻率的 α-W 与亚稳态的 β-W)、晶粒尺寸以及最终的接触电阻 。此外,控制 W 本体填充参数对于管理薄膜内应力至关重要,因为本体 W 产生的过度拉应力可能会在后续的 CMP 工艺中诱发结构分层 。

在 40nm 节点,由于隔离所需的层间介质较厚,接触孔的深宽比较高,这使得无空洞的 W 填充极具挑战性 。确保完全填充至关重要,因为任何接缝或空洞都可能在下一步工艺中残留 CMP 研磨液,导致高接触电阻或可靠性失效 。此外,必须仔细调整成核层的厚度:它既要足够厚以均匀保护 TiN/Ti 叠层免受 WF6 的侵蚀,又要足够薄以最大化低电阻率本体 W 的填充体积 。

风险与挑战

  • [高] 火山坑形成(氟侵蚀):如果 W 成核层或底部的 TiN 阻挡层过薄或存在结构缺陷,WF6 气体可能会渗透到接触孔底部 。WF6 会与底层的 Ti 或 Si 剧烈反应,生成高挥发性的 TiF4 或 SiF4 副产物,导致体积大幅膨胀并产生结构性喷发,这种现象被称为“火山坑” (volcano) 。

  • [高] 中心缝隙和空洞:在高深宽比的接触孔中,受限于物质输运 (mass-transport),在 H2 还原法 CVD 主填充工艺完全填满底部之前,接触孔顶部可能会发生夹断 (pinch off) 。这会在中心留下缝隙或空洞,在随后的 W CMP 步骤中,这些缝隙可能会滞留腐蚀性研磨液,从而导致接触电阻升高或电气开路 。

  • [中] CMP 后薄膜分层:CVD W 主填充厚膜中存在的高内应力,加上 W/TiN 界面处的界面附着力较弱,可能导致 W 插塞在 CMP 的机械剪切力作用下从接触孔中剥离 。如果前驱体副产物(例如来自 B2H6 还原步骤的硼)扩散到界面并削弱了化学键合,这种附着力失效会进一步加剧 。

  • [中] 接触电阻升高:亚稳态、高电阻率的 $\beta$-W 相取代了热力学稳定、低电阻率的 $\alpha$-W 相进行沉积,会显著增加插塞的总电阻 。这种不良相的形成对成核初期阶段的表面处理、前驱体化学性质和温度高度敏感 。

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相关步骤

  • Metal 0 Gate and S/D Contact Opening - Photo
  • PMD 3 Etch
  • PMD 2 Etch
  • PMD 1 Etch
  • CESL 2 - Etch
  • CESL 1 - Etch