Ashing & Strip/Clean - 40nm 工艺步骤

在不诱发界面态的情况下彻底去除光刻胶，可确保后续的 NMOS VT Adjust 注入精准作用于沟道表面，从而保持外围器件阈值电压的良好控制。

在完成高剂量 N-Well Contact IIP 后，必须在进行 NMOS VT Adjust 光刻前将光刻胶掩模完全清除。在接触孔注入过程中，光刻胶会吸收大量高能 N 型离子，使其表层转化为一种高度交联且碳化的硬壳，即高剂量离子注入光刻胶（HDI-PR）。如果不能将这种硬化外壳及其下方的本体光刻胶完全清除，残留的有机物将严重影响后续 NMOS VT Adjust 光刻胶的涂覆性能和套刻对准。此外，清除不彻底会导致

VT 调整注入受到局部遮挡，造成逻辑晶体管的阈值电压出现严重偏差。因此，这一特定的去胶步骤经过专门设计，旨在处理机械强度增大的 HDI-PR 硬壳，这使其有别于常规的非注入光刻胶剥离工艺 （工程实践）。

HDI-PR 的去除依赖于涉及活性基团氧化和化学溶解的双重作用机制。标准的去胶工艺通过等离子体激发产生活性氧和羟基，从而攻击光刻胶的聚合物主链。对于高度碳化的硬壳，纯物理干法去胶可能会对下方硅衬底产生过大的热应力或等离子体损伤，类似于在 high-k/金属栅极集成中观察到的等离子体诱导缺陷产生现象。为了规避这一点，先进工艺通常采用以基团驱动的低离子能量去胶机制，例如通过微波激发等离子体将水蒸气解离为化学活性极高的 OH、O 和 H 基团。这些基团与有机光刻胶反应，断裂 C-C 和 C-H 键，将碳转化为 CO 等挥发性副产物。该过程具有高度瞬态性；在等离子体点火时，含氧基团被光刻胶表面迅速消耗，暂时耗尽气相 OH 和 O 的密度，同时增加 CO 的排放。

单纯依靠湿法剥离液难以穿透 HDI-PR 的硬化外壳，因为其表面硬度和弹性模量已发生显著改变。相反，激进的干法等离子体去胶可能会引起表面带电和局部晶格损伤。因此，通常采用等离子体液-气激活（PLVA）等混合工艺，引入高能基团以降低剥离反应的表观活化能，同时避免对晶圆进行直接离子轰击。通过仔细控制施加的激活电压或微波功率，可以在避免活性饱和或副反应的同时，使活性基团浓度最大化。此外，保持较高的工作压力可增强三体碰撞并提高基团密度，从而促进化学氧化而非物理溅射，进而确保无损伤清洗。

在 40nm 节点，对衬底硅损耗和表面粗糙度的容限极其严格，因为即便亚纳米级的波动也可能干扰恒定电场缩放理论所描述的短沟道静电特性。因此，为了抑制热降解和不必要的掺杂剂扩散，低温、以基团为主导的去胶工艺是首选 （工程实践）。在不诱发界面态的情况下彻底去除光刻胶，可确保后续的 NMOS VT Adjust 注入精准作用于沟道表面，从而保持外围器件阈值电压的良好控制。

[高] HDI-PR 外壳爆裂 (Crust Popping)：高剂量离子注入会显著改变光刻胶的表面硬度和弹性模量，从而形成一层坚硬的碳化外壳。如果在该外壳被自由基减薄之前灰化（ashing）温度升高过快，下层主体光刻胶中滞留的挥发性溶剂会气化并引起外壳爆裂。这会产生大面积的颗粒污染，在随后的工艺中充当微掩模（micromask）的角色 （工程实践）。
[中] 等离子体诱导的表面损伤：在剥离过程中长时间暴露于等离子体或受到过度的离子轰击，可能会在暴露的硅衬底或相邻的介质边界中诱发缺陷和电荷陷阱。这种损伤会改变界面态的局部密度，可能导致阈值电压漂移失控，或降低外围器件的载流子迁移率。
[中] 无意产生的硅氧化及衬底损耗：等离子体中产生的高活性氧自由基可能会无意中氧化 N-Well 接触区中暴露的裸硅。当随后的稀湿法清洗去除这种寄生氧化物时，会导致不可逆的硅凹陷，从而增加最终接触点的串联电阻。
[低] 副产物挥发不完全：如果等离子体压力和自由基通量未得到优化，光刻胶的氧化过程可能会停留在中间聚合物碎片阶段，而无法完全转化为挥发性的 CO 。这些有机残留物可能会重新沉积在晶圆表面，在随后的 NMOS VT 调节注入过程中造成局部掩模遮挡，从而导致器件参数不一致。

在不诱发界面态的情况下彻底去除光刻胶，可确保后续的 NMOS VT Adjust 注入精准作用于沟道表面，从而保持外围器件阈值电压的良好控制。

[高] HDI-PR 外壳爆裂 (Crust Popping)：高剂量离子注入会显著改变光刻胶的表面硬度和弹性模量，从而形成一层坚硬的碳化外壳。如果在该外壳被自由基减薄之前灰化（ashing）温度升高过快，下层主体光刻胶中滞留的挥发性溶剂会气化并引起外壳爆裂。这会产生大面积的颗粒污染，在随后的工艺中充当微掩模（micromask）的角色 （工程实践）。
[中] 等离子体诱导的表面损伤：在剥离过程中长时间暴露于等离子体或受到过度的离子轰击，可能会在暴露的硅衬底或相邻的介质边界中诱发缺陷和电荷陷阱。这种损伤会改变界面态的局部密度，可能导致阈值电压漂移失控，或降低外围器件的载流子迁移率。
[中] 无意产生的硅氧化及衬底损耗：等离子体中产生的高活性氧自由基可能会无意中氧化 N-Well 接触区中暴露的裸硅。当随后的稀湿法清洗去除这种寄生氧化物时，会导致不可逆的硅凹陷，从而增加最终接触点的串联电阻。
[低] 副产物挥发不完全：如果等离子体压力和自由基通量未得到优化，光刻胶的氧化过程可能会停留在中间聚合物碎片阶段，而无法完全转化为挥发性的 CO 。这些有机残留物可能会重新沉积在晶圆表面，在随后的 NMOS VT 调节注入过程中造成局部掩模遮挡，从而导致器件参数不一致。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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