40nm BSI CMOS Image Sensor预览

P 型外延层和晶体管 N-Well 之间建立静电屏蔽层，确保光生少数载流子被导向光电二极管，而不是损失在寄生收集节点上 [P1]。该步骤的物理机制依赖于光刻胶层的精确曝光和显影，以充当离子注入掩模 [T2]。遵循 Rayleigh 光刻分辨率原理（其中最小可分辨特征尺寸取决于波长和数值孔径），光学系统将掩模版图案转移到光刻胶中，以定义阱开口的确切位置 [T2]。显影后，图案化的光刻胶会阻挡保护区域内的高能掺杂离子，同时允许它们进入曝光窗口中的硅片，从而形成预定的浓度分布，通常模拟为高斯分布 [T2]。通过仔细控制这些空间尺寸，所形成的 P-Well 修改了局部能带结构和势垒，在物理上限制电子向近乎无场的感光外延层移动，并防止电荷泄漏 [P1]。这种静电约束从根本上受半导体结物理学和晶体周期性势场的支配 [T1]。

光刻胶材料和涂布方法的选择严格取决于后续深层离子注入所需的阻止本领 [A1]。由于像素 P-Well 通常利用多次高能注入来创建深层或梯度掺杂分布，因此光刻胶必须足够厚，并具备高物理密度，以在不发生结构失效的情况下吸收入射离子的动能 [P3]。如果光刻胶受损，多余的掺杂剂将穿透进入 N 型光电阴极区域，从而改变 p-n 结特性并降低电荷积累性能 [A1]。此外，光刻胶材料必须保持高热稳定性，以承受高剂量离子轰击过程中产生的局部加热 [P3]。在 纳米尺度 背照式（BSI）CMOS 图像传感器架构中，对像素 P-Well 的精确控制对于平衡速度、功耗和噪声至关重要 [T3]。随着像素尺寸不断缩小，光电二极管与像素晶体管之间的物理距离缩短，增加了光串扰和电串扰的风险 [P2]。因此，该步骤中的光刻对准和关键尺寸（Critical Dimension）控制直接决定了将共享浮动扩散节点与光电二极管存储区隔离开来的静电边界 [P2]。P-Well 边界的任何偏差都可能导致像素晶体管中的亚阈值漏电流呈指数级增加，这受亚阈值摆幅的热力学极限所支配 [T3]。