40nm BSI CMOS Image Sensor预览

的标准 k 值氧化物以实现稳健的电源路由和结构完整性 [A1]），ILD 2-2 工作在间距紧密的下层金属层，必须使用严格的低 k 材料，以最大限度地减少层间和层内电容耦合 [P2]。降低这种电容对于缓解主导现代微缩器件的动态功耗和互连 RC 延迟问题至关重要 [T2]。该沉积工艺利用等离子体增强化学气相沉积（PECVD）来形成掺碳氧化硅（SiCOH）网络 [P1]。在 RF 等离子体环境中，高能电子与有机硅前驱体碰撞，裂解 Si-C 和 C=C 键，从而产生高活性的自由基 [P3]。这些自由基随后在晶圆表面吸附并交联，同时氧化剂（如 O₂）的引入决定了刚性无机 Si-O-Si 主链的形成 [P3]。刻意引入庞大的有机基团（如甲基或乙烯基配体）从本质上降低了薄膜的原子密度和电子极化率，从而实现了预期的低介电常数 [P3]。此外，改变沉积等离子体功率可以直接调节离子轰击能量；较高的等离子体功率会促进更致密的交联，进而增加机械模量和本体介电常数 [P1]。选择 PECVD SiCOH 是基于电气性能与热机械稳定性之间的基本权衡 [P1]。PECVD 允许在适当低的热预算下进行薄膜沉积，这对于防止底层 Cu/Ta 金属化发生过早团聚或阻挡层失效至关重要 [P4]。为了进一步降低 k 值，可以共沉积牺牲有机相（致孔剂），随后通过热退火将其排出，以形成纳米多孔结构 [P1]。然而，这种诱导出的孔隙率本质上会削弱网络的结构连续性，使薄膜在后续处理过程中极易受损 [P1]。在 40nm 节点，紧密的互连间距要求高度优化的 k 值，同时需保持足够的硬度以承受激进的 Via 2 刻蚀和清洗工艺 [P2]。如果未经过仔细优化，后续光刻胶剥离工艺中使用的还原性或氧化性等离子体可能导致严重的表面碳损耗和孔隙塌陷，从而产生局部致密层，导致严重的 k 值漂移 [P2]。