40nm BSI CMOS Image Sensor预览

理间距极窄，需要一种能够完全填充这些间隙且不降低下方晶体管性能的隔离层 [P2]。该隔离的主要机制依赖于利用四乙氧基硅烷（TEOS）等前驱体的化学气相沉积（CVD）[P3]。在等离子体辅助 TEOS 沉积过程中，薄膜的形成受表面扩散和缩合机制控制，而非完全的气相分解 [P3]。在等离子体或臭氧环境产生的活性氧物种存在下，TEOS 分子发生部分裂解，形成富含 Si-OH 的表面前驱体物种 [P3]。这些物种平均保留了原始 TEOS 分子中的一个 Si-O 键，使其能够在晶圆表面动态扩散 [P3]。在表面迁移后，这些前驱体经历二次缩合反应，形成链状结构，随后交联成致密的硅酸盐网络 [P3]。相对于反应速率，这些前驱体的高表面迁移率是 TEOS 工艺能在复杂形貌上实现优异台阶覆盖的基本物理原因 [P3]。对于这一特定的 MOL 步骤，通常优先选用标准 SiO₂ 或坚固的硅酸盐玻璃，而非超低 k（ULK）pSiCOH 介质，因为该层需要高机械强度以及在随后的剧烈接触孔干法刻蚀过程中对等离子体诱导损伤的强抵抗力 [P4]。沉积温度和前驱体流量等工艺参数直接决定了薄膜的填隙能力 [P3]。升高温度或降低 TEOS 流量会降低表面前驱体浓度，使缩合反应转变为动力学受限状态 [P3]。这种动力学限制有效地增加了表面前驱体的扩散平均自由程，从根本上改善了台阶覆盖率并降低了空洞形成的风险 [P3]。对于背照式（BSI）CMOS 图像传感器的 40nm 节点，热预算受到严格限制，以防止精密调配的光电二极管掺杂分布发生不必要的扩散 （工程实践）。因此，射频下游等离子体（downstream plasma）TEOS 或 SACVD O₃-TEOS 等沉积方法具有巨大优势，因为它们能在较低的热预算下提供致密的电隔离薄膜 [P2, P3]。此外，下游等离子体配置避免了对衬底的高能离子轰击，从而最大限度地减少了工艺对下方脆弱器件结构的损伤 [P3]。