40nm BSI CMOS Image Sensor预览

最严苛电容约束的早期 ILD 1-2 沉积步骤不同，ILD 3-2 位于互连层级的更高位置，在此处，后续化学机械平坦化 (CMP) 的机械稳健性和全局布线设计规则具有更高的优先级 [P4]。此步骤准备了将在随后的 ILD 3-2 氧化物刻蚀过程中被选择性去除以容纳金属布线的物理空间 （工程实践）。该介质层的物理沉积通常依赖于等离子体增强化学气相沉积 (PECVD)，利用四乙氧基硅烷 (TEOS) 或有机硅酸盐物质等前驱体，形成交联的二氧化硅或掺碳氧化物 (SiCOH) 网络 [P1]。在此过程中，等离子体中产生的活性氧或氮自由基与表面吸附的前驱体分子相互作用 [P2]。薄膜的生长本质上是由表面扩散与二次缩合反应之间的平衡所主导，而非严格依赖于本体气相分解 [P3]。前驱体分子经历 Si–O 键的部分断裂，产生高迁移率的表面物质，这些物质在衬底上迁移以形成稳定的链状结构和最终的致密网络 [P3]。延长的表面扩散时间使前驱体能够在最终网络交联之前适应底层拓扑结构，从而确保优异的阶梯覆盖率和均匀的薄膜厚度 [P2]。ILD 3-2 的材料选择需要在最小化介电常数 (k-value) 以降低互连 RC 延迟，以及保持足够的机械和电气完整性之间进行谨慎的权衡 [P4]。掺碳 SiCOH 薄膜被广泛使用，因为引入孔隙率和较轻的有机基团可以降低材料的极化率，从而满足先进 VLSI 电路的电容目标 [P1]。然而，缩小互连设计规则本质上会减小金属间距，从而集中热机械应力并剧烈增加局部电场 [P4]。因此，沉积温度、RF 等离子体功率和前驱体流量比等工艺参数必须经过精确调节；例如，提高沉积温度往往会降低表面前驱体浓度，将缩合反应转变为动力学受限状态，从而延长有效的扩散平均自由程 [P3]。如果等离子体条件过于激进，高能离子轰击可能会无意中破坏 Si–C 键并引起结构重排，从而损害薄膜预期的介电性能 [P1]。对于 纳米尺度 背照式 (BSI) CMOS 图像传感器，BEOL 结构尺寸的微缩已接近物理极限，此时时间依赖介电击穿 (TDDB) 成为主导的失效机制 [P4]。在持续的电偏置下，高能载流子可能会隧穿进入介质膜，产生局部缺陷，这些缺陷不断积累，直到达到触发灾难性结构击穿的临界密度 [T1]。此外，由于 BSI 传感器中的 BEOL 堆叠在后续剧烈的晶圆减薄和载体键合工艺中充当机械基础，因此 ILD 3-2 层必须能够承受重大的外部机械应力而不发生分层或开裂 [P4]。因此，通过优化沉积参数来最大化介质基质的交联密度，同时严格控制吸湿性硅烷醇 (Si–OH) 基团的掺入，以防止其损害器件的长期可靠性 [P3]。