40nm BSI CMOS Image Sensor预览

更紧密间距的底层金属连接，要求极高的厚度缩放比例）以及 ILD 5-1（需适应更高的电流密度，要求更厚、机械性能更稳固的薄膜）不同，ILD 3-1 必须在中间布线层的电容降低与应力稳定性之间实现精确平衡 [P3]。该沉积工艺依赖等离子体增强化学气相沉积 (PECVD) 来分解前驱体气体，形成超薄且高度共形的非晶网络 [P1]。三甲基硅烷 (TMS) 和氨气等前驱体在等离子体诱导下发生碎片化，使活性物种能够吸附并结合在抛光后的 Cu 和下层电介质表面 [P1]。其物理机制利用低温等离子体，通过受控的离子轰击来调节薄膜密度和固有压应力 [P1]。保持压应力状态至关重要，因为随后的热固化或 UV 固化步骤可能会导致应力从压应力转变为张应力，从而引发多层后段工艺 (BEOL) 结构中的微裂纹和机械失效 [P1]。此外，受吉布斯自由能最小化控制的界面电荷转移和键合，确保了非晶阻挡层与底层金属之间具有足够的附着力 [P2]。掺碳氮化硅 (a-SiNC:H) 或多层结构（如 SiNx/SiNy/SiCNH）的选择，是出于解耦电气和机械权衡的需要 [P1]。在氮化硅基体中引入碳可以降低极化率和整体介电常数，从而减小导致互连 RC 延迟的寄生电容 [P3]。然而，增加碳含量会降低薄膜密度，这在本质上会削弱阻挡层阻止 Cu 向外扩散的能力 [P3]。因此，射频 (RF) 功率和前驱体气体比例等工艺参数需要进行交互式调节：较低的 RF 功率可最大限度地减少对下层 low-k 材料的等离子体损伤，而随后较高的 RF 功率步骤则可致密化薄膜，以实现最大化的压应力 [P1]。在 40nm 节点，金属互连的电阻-电容 (RC) 延迟成为限制电路整体速度的主导因素 [P3]。随着器件尺寸的缩小，转向 Cu 布线工艺需要这些专门的 low-k DB/ES 材料，因为传统的 high-k 氮化硅会严重削弱信号传输 [P3]。此外，在先进节点中引入多层介质阻挡层，为实现低介电常数与强大的 Cu 扩散阻挡能力提供了协同优化 [P1]。对界面键合的精确控制确保了后续的 Via 3 图形化能够有效地停止在该层上，而不会击穿至底层的 Cu，从而防止导致良率损失的短路问题 [A2]。