40nm BSI CMOS Image Sensor预览

此外，随后的间隔物沉积将抵消更深的重掺杂源/漏极注入，从而建立最终的双结架构 [T1]。

该步骤的基本机制依赖于引入施主杂质来调节硅的电导率，通过有效地移动费米能级来产生非本征 n 型区域 [T2]。为了减轻高电场的有害影响，LDD 注入在重掺杂漏极和 p 型沟道之间创建了一个渐变的 N- 轮廓 [T2]。与突变结相比，这种渐变掺杂分布允许漏极电压在更大的物理距离上降压，从而显著降低了峰值横向电场 [T2]。因此，电场的降低限制了电荷载流子的动能，抑制了碰撞电离，并防止了由于高能电子注入栅极电介质而引起的热载流子老化 [T1]。此外，控制栅-漏重叠区的横向掺杂梯度对于最小化栅极诱导漏极泄漏（GIDL）至关重要；GIDL 源于漏极表面在高垂直和横向电场作用下进入深度耗尽状态时发生的带带隧穿效应 [P3]。

离子注入是被选定的方法，因为它能够对掺杂剂量和投影射程进行独立且高度精确的控制 （工程实践）。为了实现所需的浅结深度，需采用低注入能量，这限制了掺杂剂的垂直散布并限制了寄生结电容 [P2]。通常选择磷或砷作为施主物种；磷更容易扩散，从而提供更平滑的横向掺杂梯度，而砷由于其质量更重，可以实现超浅且陡峭的轮廓 （工程实践）。注入剂量必须仔细平衡：剂量过低会增加寄生串联电阻并降低驱动电流，而剂量过高会使掺杂梯度变陡，并加剧耗尽电容和 GIDL [P2]。通常，在 LDD 步骤的同时会进行倾斜角口袋注入（Pocket）或晕环注入（Halo），以在栅极边缘下方引入 p 型掺杂剂，从而进一步抑制穿通效应并优化空间电场分布 [P2]。

在 40nm CMOS 工艺背景下，物理栅极长度的缩放和超薄栅极电介质的使用显著增加了栅极边缘的垂直电场 [P1]。这种强烈的局部电场拥挤导致了严重的关断状态泄漏路径，使得经典的各种热力学缩放限制日益难以管理 [T3]。因此，纳米尺度 NMOS LDD 注入必须与栅极边缘轮廓共同优化，以将最大电场从硅表面移开，从而在不牺牲饱和电流的情况下保持较低的亚阈值泄漏 [P1]。