40nm BSI CMOS Image Sensor预览

薄膜应力机制，高应力氮化硅与硅衬底的直接接触会产生严重的扩展缺陷，从而改变载流子迁移率并导致结漏电恶化 [P1]。

该沉积工艺通常采用化学气相沉积（CVD）或原子层沉积（ALD）方法，以形成高度共形的二氧化硅层 [P3]。在沉积过程中，前驱体气体在加热的晶圆表面发生反应生成 SiO₂，该过程由热激活表面动力学驱动 [P3]。由于下方的栅电极存在高拓扑结构的台阶，因此在垂直侧壁和水平有源区上实现均匀的薄膜厚度对于确保最终间隔层宽度的一致性至关重要 [P1]。相较于后续的氮化硅，所形成的氧化层具有相对较低的杨氏模量，使其能够作为机械顺应层发挥作用 [P1]。通过起到缓冲作用，上方氮化物层的固有应力和热失配应力被该衬垫氧化物吸收并重新分布，从而防止了下方硅晶格中由应力引发的位错 [P1]。

选择二氧化硅作为衬垫材料，是因为它在下游反应离子刻蚀（RIE）步骤中对氮化硅具有优异的刻蚀选择比 [P3]。这种选择性确保了各向异性刻蚀在去除平面上的氮化物时，不会击穿氧化物层而深入到下方的源/漏区，这一交互原则对于保持衬底完整性至关重要 [A1]。此外，SiO₂ 与硅衬底之间自然形成了较低的界面态密度，这对于防止结边缘处由界面陷阱辅助的漏电至关重要，这与双介质堆叠中观察到的界面层行为一致 [P2]。

该沉积工艺的温度受到严格限制；超过热预算会导致先前注入的 LDD 掺杂剂发生不期望的横向扩散，从而加剧短沟道效应，如阈值电压滚降和漏极诱导势垒降低（DIBL）[P4]。因此，等离子体增强化学气相沉积（PECVD）或 ALD 等低温技术在保持纳米级器件所需的精确 LDD 轮廓的同时，能够实现必要的共形性，因而受到广泛青睐 [P1]。

在 40nm BSI（背照式）CMOS 图像传感器中，精确控制 SWS 结构至关重要，因为任何结漏电都会直接转化为暗电流，从而严重降低像素性能 [T1]。高度共形的衬垫氧化物确保了间隔层宽度在密集存储阵列、隔离逻辑和像素晶体管之间极度均匀，从而最大限度地减少了芯片上的图形密度依赖性 [P1]。通过将寄生源/漏电阻控制在良好水平，并在物理上将深源/漏注入区与沟道边缘隔开，所形成的间隔层结构能够在保持高驱动电流的同时抑制关断状态下的亚阈值漏电 [T1]。