40nm BSI CMOS Image Sensor预览

（CMP）停止层的浅沟槽隔离氮化物沉积（步骤 #6），或严格用于定义栅极图案尺寸的氮化物硬掩模沉积（步骤 #72）不同，此处的氮化物沉积独特地决定了晶体管的横向掺杂梯度，并定义了未来接触金属化的关键间距 [A2]。

沉积工艺依赖于气相化学反应，通常利用二氯硅烷或硅烷与氨气结合，在晶圆表面成核并生长出固态氮化硅 [T1]。为了确保最终的间隔物宽度在整个器件中保持一致，沉积机制必须表现出优异的共形性，使其在水平平坦表面和栅极堆叠的垂直边缘上具有相等的厚度 [T1]。这种共形生长的动力学很大程度上受限于反应物原子的表面迁移率以及反应腔体内气体分子的平均自由程 (Engineering Practice)。在紧随其前的步骤中沉积的薄衬垫氧化物，充当了下方多晶硅或衬底与氮化物层之间重要的物理缓冲层，能够缓解固有的界面应力，并防止下方硅中点缺陷或氧化物析出物的产生 [P3]。

沉积的共形层的最终几何轮廓严格决定了在随后的各向异性等离子体刻蚀利用垂直厚度差异选择性清除平坦区域后，间隔物的最终占位面积 [T1]。选择氮化硅用于此 SWS 模块是因为它具有高物理密度、优异的介电绝缘性能，以及相对于二氧化硅和硅衬底而言显著的刻蚀选择性 [A1]。这种高化学和物理刻蚀选择性是必须的，以确保下方的衬垫氧化物和硅衬底在随后的各向异性间隔物刻蚀或接触孔形成工艺中不会被过度凹陷或损坏 [A2]。

在先进制造中，从传统的高温低压化学气相沉积（LPCVD）过渡到等离子体增强化学气相沉积（PECVD）或原子层沉积（ALD），允许工艺保持更低的热预算，从而防止先前注入的轻掺杂漏极（LDD）掺杂剂分布发生不必要的瞬态增强扩散 [P2]。此外，通过调节射频（RF）功率或前驱体气体比例等等离子体参数，可以人为地将 PECVD 氮化物层的固有机械应力从高拉伸应力调节为高压缩应力 [P3]。这种刻意的应力工程动态地改变了下方硅沟道的能带结构，降低了载流子有效质量并提高了迁移率，从而在无需进一步缩小物理尺寸的情况下提升了开启状态下的驱动电流 [T2]。

在 纳米尺度 技术节点，缩放约束要求对 SWS 氮化物厚度进行极严格的控制，因为它是定义源/漏极邻近度的主要几何限制因素 [T2]。如果沉积的氮化物薄膜过厚，深层源/漏极区域与沟道之间的物理距离就会增加，这会加剧寄生串联电阻并限制晶体管的高频开关速度 [T3]。相反，如果薄膜过薄，深层掺杂剂可能会侵入有效沟道区域过深，导致严重的二维电势耦合、剧烈的阈值电压滚降以及不受控的漏极感应势垒降低（DIBL）[P1]。因此，必须仔细优化氮化物沉积动力学，以平衡最大化驱动电流与抑制亚阈值漏电之间的基本热力学权衡 [T2]。