技术博客
深入了解半导体制造工艺的物理原理与集成逻辑
先进半导体图形化中硬掩模工程的基本原理
引言 在半导体制造中，将亚微米图案以高保真度转移至目标衬底是主要目标 T1。从历史上看，柔软的有机光刻胶（PR）层足以在随后的材料去除步骤中充当主要的保护屏障 T2。然而，随着器件尺寸的缩小，有机光刻胶的物理极限导致其在激进的等离子体化学环境下出现了机械稳定性和刻蚀抗性方面的挑战 T1, P2。 为了解决这些挑战，工程
理解半导体集成中的有源多晶硅层：物理特性、沉积与节点演进
引言 在微电子制造史上，金属氧化物半导体场效应晶体管（MOSFET）的栅电极经历了巨大的材料和结构变革 T1。其中，由高掺杂多晶硅组成的有源多晶硅层（Active Poly Layer，简称 APL）是现代半导体制造中最基础的材料之一 T1。在引入金属栅极之前，APL 作为直接位于栅极电介质上方的首要导电电极，直接调节
外延生长基本原理：物理机制、工艺动力学及先进节点集成
引言 外延（Epitaxial）生长源自希腊语，意为“在其上排列”，是一种高度专业化的沉积技术。在这种技术中，晶体薄膜在单晶衬底上生长，同时继承了下方模板的精确晶体取向和结构 T1。在现代半导体制造中，外延（通常简称为“epi”）与标准的化学气相沉积（CVD）和物理气相沉积（PVD）技术不同，后者通常在任意衬底上沉积非
芯轴间隔层图形化基础：原理、集成与先进制程节点缩放
引言 随着现代集成电路（IC）制造工艺向 20nm 以下节点迈进，光学光刻技术遇到了受瑞利衍射极限支配的基本物理限制 P4。扫描仪的空间分辨率受其波长和数值孔径的限制，无法直接成像现代逻辑和存储器件所需的超高密度特征 P1, P2。为了延长现有光刻系统的寿命并维持尺寸微缩，半导体行业采用了多重图形化（Multi-pat
掌握 PMOS 轻掺杂漏极（LDD）：器件物理、工艺集成与纳米级演进
简介 随着互补金属氧化物半导体（CMOS）技术缩减至亚微米范畴，在提高性能的同时维持器件可靠性已成为半导体制造商面临的巨大挑战 T1。从历史上看，工作电压并未与物理栅极长度成比例缩减，这导致晶体管沟道内产生了极高的横向电场 T1。为了减轻这些高电场引起的严重退化，工艺工程师引入了轻掺杂漏极（LDD）结构 T1, T2。
关键尺寸 (CD) 修整基础：物理机制、原理与先进节点集成
简介 在现代半导体制造业中，对更小、更快、更节能集成电路的不断追求主要受限于物理特征尺寸的微缩 T1。这一微缩的核心是关键尺寸 (Critical Dimension, CD)，它代表了图案化器件的最小特征尺寸，例如晶体管栅极宽度或互连线间距 T1。历史上，CD 的微缩得益于光学光刻技术的进步 P4。然而，随着工业界进
先进半导体图案化中自对准阻挡掩模集成的原理
引言 随着集成电路 (IC) 尺寸缩小至 7nm 以下，传统光学光刻技术因受限于光衍射和光学对比度约束，面临着严峻的物理极限 T2。多年来，先进图形化技术依赖于自对准双重曝光 (SADP) 和自对准四重曝光 (SAQP) 等多重曝光技术，以绕过浸没式光刻的分辨率限制 P4。这些工艺产生高密度、单向的线-空间（line-
半导体图形化中的抗反射涂层：光学原理、材料与工艺集成
引言 在现代半导体制造中，实现高精度亚波长特征的曝光是器件微缩的基石 T2。随着光刻曝光波长从 248 nm 和 193 nm 的深紫外（DUV）波长缩小到 13.5 nm 的极紫外（EUV）波长，管理光刻胶堆栈内的光与物质相互作用变得愈发关键 P3, T2。在曝光过程中，光线穿过光刻胶并照射到底层衬底上，衬底通常由金
先进半导体光刻中自对准多重图案化 (SADP) 的基本原理
引言 随着半导体行业不断突破密度和性能的物理边界，传统光刻工具已遇到基本的解析度极限 T2, T3。根据瑞利判据（Rayleigh criterion），光学成像系统的最小可分辨间距受到曝光波长和投影物镜数值孔径 (NA) 的限制 T2。对于数值孔径约为 1.35 的最先进 193 nm 氟化氩 (ArF) 浸没式光刻
先进CMOS集成中图形记忆效应与应力工程的基本原理
引言 在先进半导体制造中，为了保持硅基集成电路的微缩轨迹，需要超越单纯的尺寸缩减，对材料的物理性质进行工程化设计 P1。实现这一目标最精妙的方法之一是应力记忆技术（Stress Memorization Technique, SMT）P1, P2，该工艺通过结构性改变晶体管栅极堆叠和沟道来提升性能 P1, P2。在先进
先进半导体制造中氨过氧化物混合物的基本原理
引言 在微电子制造领域，保持晶圆表面超洁净是实现高器件良率和可靠性的先决条件 P3。氨过氧化氢混合液（APM），通常被称为标准清洗 1 (SC1) 或氨水-过氧化氢混合液，五十多年来一直是湿法化学清洗的基石 A1。作为经典 RCA 清洗工艺的一部分，这种基础化学混合物在现代半导体晶圆厂中仍然不可或缺 A1, T1。 A
伪栅极集成原理：先进节点中的机制、工艺控制与演进
引言 在早期的半导体工艺中，“先栅极”（gate-first）流程是制造金属氧化物半导体场效应晶体管（MOSFET）的标准方法 T4。在这种传统工艺中，栅电极（通常由掺杂多晶硅制成）在形成源极和漏极（S/D）区域之前进行图案化 A1。然而，随着晶体管尺寸缩减至 30nm 以下，传统的二氧化硅栅介质因过高的量子隧穿漏电而