等效氧化层厚度（EOT）：物理原理与先进节点集成

引言

等效氧化层厚度（EOT）是先进半导体制造中最基础的指标之一。其核心含义是：二氧化硅（SiO₂）层需要达到多厚，才能与采用不同材料、具有实际物理厚度的真实介质堆叠产生相同的单位面积栅极电容。换言之，EOT 将任何高介电常数（high-κ）栅极介质的电性能，翻译成了我们熟悉的、曾作为主要栅极氧化物数十年的 SiO₂ 的语言。

该概念变得至关重要，是因为随着 MOSFET 尺寸一代代缩小，栅极氧化物厚度必须按比例缩放，以维持对沟道的静电控制，并抑制诸如阈值电压滚降等短沟道效应。当物理氧化层厚度缩减至极端薄层时，直接量子隧穿和缺陷相关漏电使得采用替代的高介电常数材料成为必要。业界需要一种方法，能够在不无休止地减薄 SiO₂ 的前提下，持续增加栅极电容（从而增加驱动电流）。解决方案是采用具有更高介电常数的介质材料，这样在物理上更厚的薄膜就能提供与极薄的 SiO₂ 层相同的电容。EOT 由此成为比较这些新型介质堆叠与 SiO₂ 基准的通用性能指标。

如今，尽管纯 SiO₂ 已不再是先进微处理器中的主要栅极介质，工程师们依然通过 EOT 来衡量栅极电容的强度。无论面对的是平面 MOSFET、FinFET、全环绕栅极（GAA）晶体管，还是三维 NAND 闪存单元，EOT 始终是将介质材料特性、物理厚度和器件电性能联系起来的核心参数。

物理机理

电容与 EOT 的起源

MOS 结构的栅极到沟道电容由平行板电容器模型给出：

$$C = \frac{\varepsilon_0 \kappa S}{t}$$

其中，$\varepsilon_0$ 是真空介电常数，$\kappa$ 是绝缘体的相对介电常数，$S$ 是栅极面积，$t$ 是介质的物理厚度。如果用高 κ 材料替代 SiO₂，则一个更厚的物理层也能产生相同的电容密度。等效氧化层厚度由此定义为：

$$\text{EOT} = \left(\frac{\kappa_{\text{SiO}2}}{\kappa{\text{高-}k}}\right) \cdot t_{\text{高-}k}$$

这个方程式概括了核心思想：一个具有给定物理厚度 $t_{\text{高-}k}$ 的高 κ 介质，能产生与厚度为 EOT 的 SiO₂ 层相同的电容。例如，相对介电常数高于 SiO₂ 的氧化铪（HfO₂），其物理厚度可以显著高于 SiO₂，同时提供相同的栅电容密度，从而对电子隧穿形成更宽的势垒。

量子隧穿与漏电流约束

EOT 微缩的根本动力源于量子力学。随着物理氧化物厚度减小，电子可以直接隧穿通过势垒。栅极漏电流密度随物理介质厚度和导带偏移呈指数依赖关系。增加物理厚度可以呈指数级抑制直接隧穿，而增加能带偏移则能减少热发射和陷阱辅助输运。高 κ 介质使得工程师能够增加物理厚度，同时保持 EOT（以及栅电容）恒定，在不牺牲静电控制的前提下解决漏电流约束。

能带排列与界面物理

MOS 电容器的电性能共同由静电学和载流子输运机制支配。高 κ 介质通过增加栅极介电常数，在相同物理厚度下实现了更小的 EOT；然而，界面态密度和能带排列直接影响载流子输运。诸如 HfO₂ 等材料具有高介电常数，但在与半导体衬底直接接触时可能面临界面缺陷密度问题。引入界面缓冲层可以改善化学键合，降低界面态密度，并调节导带偏移以抑制漏电流。

电学氧化层厚度概念

在实践中，有效的栅极电容并非仅由绝缘堆叠决定。反型电荷位于硅表面下方一个有限的量子力学深度处（反型层厚度 $T_{inv}$），而多晶硅栅极在反型偏压下会呈现一个耗尽区（$W_{dpoly}$）。这些贡献相当于串联电容，会降低总栅极电容。电学氧化层厚度 $T_{oxe}$ 囊括了这三项贡献：

$$T_{oxe} = T_{ox} + \beta \cdot T_{inv} + \beta \cdot W_{dpoly}$$

其中 $\beta$ 是氧化层介电常数与硅介电常数的比值，用于将 $T_{inv}$ 和 $W_{dpoly}$ 转换为等效氧化层厚度项。用金属栅极替代多晶硅栅极消除了多晶硅耗尽（$W_{dpoly} \to 0$），从而最小化 $T_{oxe}$ 并恢复微缩 CMOS 节点中的强栅极控制能力。

工艺原理

介电常数与物理厚度的权衡

EOT 最直接的工艺杠杆是沉积材料的介电常数。增加 $\kappa$ 允许在相同的 EOT 下采用更大的物理厚度，从而抑制隧穿漏电流。然而，高 κ 材料也带来了权衡，例如与硅沟道的化学反应性、降低的载流子迁移率以及增加的固定氧化物电荷。标准的集成方法是在硅衬底与高 κ 介质之间插入一层薄薄的 SiO₂ 或 SiON 界面层，在保留界面质量的同时依赖高 κ 层提供电容。

叠层与双层介质工程

在叠层或双层介质堆叠中，高 κ 层与界面层的厚度比例直接调制有效介电常数和总 EOT。增加较低 κ 界面层的比例会提高整体 EOT，并在给定栅极偏压下减弱栅极控制，但能改善界面稳定性并降低陷阱密度。工艺优化集中于平衡这一厚度比例，以在抑制陷阱辅助漏电流的同时满足目标 EOT 要求。

沉积方法与界面质量

沉积方法强烈决定了界面质量和有效 EOT。改善沉积氧化层界面的一种简便方法是在其下方生长一层薄的热氧化层 [T1]。原子层沉积（ALD）是高 κ 栅介质的主导技术，因为其自终止表面反应确保了埃级厚度控制，并在 FinFET 和 GAA 纳米片等三维沟道拓扑上展现出优异的共形性。像等离子体增强氧化层这样的沉积薄膜通常需要后续的热处理或底层生长氧化层，以达到适用于关键栅极应用的界面陷阱密度。

栅极材料与功函数工程

金属栅极集成消除了 $T_{oxe}$ 中的多晶硅耗尽贡献。此外，金属栅极的有效功函数（EWF）由金属/高 κ 边界处的界面偶极子、化学成分和费米能级钉扎共同决定。通过采用替代栅流程，源漏极高温激活退火在金属栅极沉积之前完成，避免了与热不稳定性相关的阈值电压偏移 [P5]。调节 ALD 金属前驱体、成分及沉积后热处理步骤，允许在不改变介质 EOT 的情况下进行阈值电压工程。诸如氮化钛等材料常被用作功函数调节层。

界面层缩放

硅与高 κ 介质之间的界面 SiO₂ 层通常是微缩栅堆叠中 EOT 的主要贡献者。减薄其厚度可以降低 EOT，但可能增加界面陷阱密度。诸如氧化层致密化、氮化和远程等离子体处理等先进技术可以改善界面质量和有效介电常数，允许在不损害可靠性的前提下采用更薄的界面层。这种工程与跨核心和 I/O 电压域的双栅极氧化物策略紧密匹配。

挑战与失效模式

漏电流与隧穿击穿

当 EOT 被推得过低而没有足够的物理厚度或能带偏移时，直接隧穿占据主导地位，栅极漏电流呈指数级上升。介质与半导体界面处的高缺陷密度会创建陷阱辅助隧穿路径，导致过度的静态功耗和工作偏压下的可靠性退化。

界面陷阱与 C–V 迟滞

介质/半导体边界处的界面态密度会导致电容-电压（C–V）拉伸、阈值电压迟滞和费米能级钉扎。新兴沟道材料上不稳定的原生氧化物和悬挂键会产生界面陷阱，恶化亚阈值斜率和驱动电流稳定性。

氧化层击穿与可靠性

超薄栅介质上过高的电场应力会诱发软击穿或硬击穿。高温下的长时间工作应力会破坏界面处的化学键，累积氧化物电荷，并在器件寿命期内导致负/正偏压温度不稳定性（NBTI/PBTI）漂移。

三维结构挑战

在 FinFET 和 GAA 架构中，垂直鳍侧壁或纳米片角隅处的介质厚度不均匀会导致局部 EOT 差异。薄点会成为漏电流热点和早期击穿位点。需要精确的 ALD 工艺控制（包括前驱体吹扫效率和温度均匀性），以在复杂三维拓扑上维持均匀的 EOT。

存储器件特有失效模式

在三维 NAND 闪存中，隧穿介质层和阻挡介质层承担着不同的静电角色。必须相对于隧穿层 EOT 优化阻挡层 EOT，以防止编程/擦除操作期间电子的反向隧穿。层间介电层或介质堆叠中的厚度不均匀会恶化数据保持能力和电池阈值分布。

技术节点演进

28nm 时代与 SiO₂ 极限

在 28nm 节点，平面 CMOS 达到了 SiO₂ 和 SiON 栅介质的物理缩放极限。穿过薄 SiO₂ 的直接隧穿漏电造成了严重的静态功耗限制，推动了高性能移动和计算应用对高 κ/金属栅极（HKMG）架构的采纳。

14nm 与高 κ/金属栅极过渡

在 14nm 节点，FinFET 架构将三维静电控制与 HKMG 技术相结合。基于 HfO₂ 的介质取代 SiO₂ 成为主要电容层，以能抑制隧穿漏电的物理厚度实现了低 EOT。ALD 氮化钛和功函数金属堆叠取代了多晶硅，消除了栅极耗尽。

高级节点与亚纳米级 EOT 缩放

在 7nm 及更先进节点，界面层构成了总 EOT 预算中的主要瓶颈。过度减薄界面层会增加界面态密度并恶化沟道迁移率。需要更高 κ 的盖层、偶极子工程和材料优化来维持 EOT 的缩放轨线。

全环绕栅极架构与新兴材料

在全环绕栅极（GAA）纳米片器件中，介质堆叠必须完全包裹多层堆叠的纳米片。在纳米片的所有晶向上维持均匀的 EOT，对 ALD 沉积提出了严格的共形性要求，同时还需要集成如 SiGe 或 Ge 等高迁移率沟道。

相关工艺

栅极介质沉积与氧化层生长

热氧化能提供质量最高的 Si/SiO₂ 界面，但仅限于生长 SiO₂ 薄膜。对于等离子体增强氧化层和其他沉积薄膜，需要沉积后退火或底层薄热氧化层以获得可接受的界面电学特性。ALD 仍是沉积高 κ 层的标准方法。

金属栅极沉积

金属栅极沉积设定了功函数以及对 $T_{oxe}$ 的栅极耗尽贡献。共形 ALD 金属薄膜（包括氮化钛）在紧凑三维结构上提供了原子层级别的厚度控制和功函数可调性。

沟道工程与应变集成

EOT 通过反型层厚度 $T_{inv}$ 与沟道工程相互作用，而 $T_{inv}$ 取决于载流子有效质量和衬底掺杂。应变硅和替代沟道材料会改变能带结构和有效质量，影响 $T_{inv}$，从而影响总电学氧化层厚度 $T_{oxe}$。

存储单元堆叠工程

在电荷俘获闪存中，EOT 工程平衡了编程速度与电荷保持能力。将高 κ 材料与氮化硅俘获层相结合，允许为隧穿层和阻挡层优化 EOT 预算。

未来展望

未来的 EOT 微缩依赖于更高 κ 的介质（如 HfO₂-ZrO₂ 超晶格或稀土氧化物）、界面层偶极子工程、铁电负电容效应以及多层堆叠纳米片架构上原子尺度的 ALD 前驱体控制。