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SemiFlows 是一个 AI 驱动的半导体工艺知识平台，提供完整的逐步工艺流程，覆盖 40nm 至 7nm 技术节点，包括逻辑芯片和 CMOS 图像传感器。平台整合了海量学术论文、专利和权威教科书，为每个工艺步骤提供深度原理解析与引用溯源。40nm BSI CIS 流程完全免费开放。

SemiFlows 目前覆盖四个工艺流程：40nm BSI CMOS Image Sensor（417 步，免费）、28nm Planar（341 步）、14nm FinFET（353 步）和 7nm FinFET（716 步）。这些流程共计超过 1,800 个详细工艺步骤，涵盖逻辑芯片和图像传感器两大领域的完整工艺集成。

与通用 AI 助手不同，SemiFlows 是专为半导体工艺工程构建的垂直平台。每个回答都基于经过筛选的学术论文、专利和教科书 —— 而非通用互联网知识。平台提供带引用的解释、可追溯的参考文献、结构化工艺流程以及通用 AI 无法匹配的领域专用上下文。

SemiFlows 提供每个工艺步骤背后的物理和化学原理、机制解释（工艺为何有效）、集成逻辑（步骤为何如此排序）以及风险分析。所有内容聚焦于基本原理 —— 不涉及具体的制造配方、设备参数或供应商细节。

是的。SemiFlows 支持英文和中文。用户可以随时通过语言切换按钮切换语言。AI 聊天助手也会以用户选择的语言进行回答。

40nm BSI（背照式）CMOS 图像传感器工艺流程是一种专用半导体制造流程，用于制造高性能图像传感器。与传统正照式（FSI）架构不同，BSI 将光电二极管放置在金属互连层下方，通过从晶圆背面接收光线来大幅提升量子效率和低光性能。此流程包含 417 个工艺步骤，完全免费开放。

在 FSI 架构中，入射光需穿过金属互连层才能到达光电二极管，金属线会遮挡和反射部分光线，降低量子效率。BSI 通过将晶圆倒置，使光线直接从背面照射到光电二极管，避开了金属层的遮挡。这使得 BSI 传感器在相同像素尺寸下实现更高的感光灵敏度，特别适用于手机相机和低光应用场景。

Deep Trench Isolation（深沟槽隔离）在 BSI CIS 中用于在相邻像素的光电二极管之间建立物理和光学隔离屏障。DTI 沟槽填充低折射率材料，防止光生载流子从一个像素扩散到相邻像素（电学串扰），同时阻止斜入射光穿越像素边界（光学串扰）。这对于缩小像素间距时保持图像质量至关重要。

Color Filter Array（彩色滤光片阵列）位于每个像素上方，按照 Bayer 模式（RGGB）排列红、绿、蓝滤光片，使每个像素只接收一种颜色的光。微透镜阵列位于 CFA 上方，将入射光聚焦到每个像素的感光区域，提高光收集效率。在 BSI 架构中，由于光路更短、无金属层遮挡，CFA 和微透镜的光学对准更加简单，填充因子更高。

关键模块包括：STI（浅沟槽隔离）、Well（阱区形成）、Gate（栅极）、PD（光电二极管形成）、F-DTI（正面深沟槽隔离）、PMD/Contact（层间介质与接触）、多层金属互连（MET0-MET6）、DBI（直接键合互连 — 晶圆翻转键合）、背面减薄（THIN）、背面钝化（BKPAS）、LS Grid（光屏蔽栅格）、CFA（彩色滤光片）、微透镜（UOCL）和 Bondpad。共 42 个模块，417 个工艺步骤。

28nm Planar 工艺流程采用 Gate-Last HKMG（高介电常数金属栅极）替代栅极集成方案。首先形成虚拟多晶硅栅极，然后在源/漏激活后用高介电常数介质和金属栅极材料替代，相比先栅极方案可实现更好的阈值电压控制和更低的栅极漏电流。

SemiFlows 上的 28nm Planar 工艺流程包含 341 个详细工艺步骤，覆盖从 STI 形成到金属互连的完整前道（FEOL）和后道（BEOL）集成。

关键模块包括 STI（浅沟槽隔离）、高介电常数/金属栅极替代的栅极形成、侧墙工程、源/漏外延和离子注入、接触形成以及多层金属互连（M1 及以上）。每个模块涉及多个沉积、光刻、刻蚀和 CMP 步骤。

28nm 优先选择后栅极（替代金属栅极），因为它避免了高介电常数介质和金属栅极暴露于高温源/漏激活退火中。这保留了功函数金属的特性，并实现了 NMOS/PFET 阈值电压的独立调节，这对低功耗和高性能应用至关重要。

14nm FinFET 工艺流程是一种先进的半导体制造流程，使用三维鳍片状晶体管结构代替平面晶体管。鳍片提供更好的沟道静电控制，显著降低短沟道效应和漏电流，同时突破平面技术的缩放极限。

主要区别在于晶体管架构：14nm 使用 3D 鳍片结构，栅极从三面包裹沟道；而 28nm 使用传统平面（扁平）晶体管。这种三栅结构提供了优越的静电控制，能实现约 50% 的功耗降低或相同功耗下约 20% 的性能提升。工艺流程还引入了新模块，如鳍片图案化（SADP/SAQP）、鳍片凹槽和围绕鳍片的外延源/漏。

SemiFlows 上的 14nm FinFET 工艺流程包含 353 个详细工艺步骤，涵盖鳍片形成、栅极图案化、源/漏工程、接触金属化和后道互连。

SADP（自对准双图案化）是 14nm FinFET 制造中用于在单次曝光光刻分辨率极限以下创建鳍片图案的光刻技术。它通过在模板结构上沉积保形间隔层膜，然后移除模板，留下的间隔层对定义了半模板间距的鳍片位置。

7nm FinFET 工艺流程是使用浸没式光刻（不含 EUV）的最先进半导体制造节点之一。它结合了激进的鳍片间距缩放、自对准四重图案化（SAQP）、先进应变工程和钴基接触，实现了相比 14nm 和 10nm 节点的显著密度和性能提升。

SemiFlows 上的 7nm FinFET 工艺流程包含 716 个详细工艺步骤，是平台上最全面的流程。它覆盖了从晶圆准备到 12 层以上金属层的完整集成。注意：金属层 M4-M8 共享相同的工艺序列，以单个模板层表示。

7nm 节点主要对鳍片等关键层使用自对准四重图案化（SAQP），并对其他紧密间距层使用光刻-刻蚀-光刻-刻蚀（LELE）。SAQP 将浸没式光刻延展至亚 40nm 间距，无需 EUV 光刻，但代价是增加了工艺复杂度和更多的图案化步骤。

7nm 的关键创新包括：通过 SAQP 实现更紧密的鳍片间距（14nm 为 SADP）、钴接触和局部互连替代钨以降低电阻、更激进的栅极长度缩放、先进的外延源/漏剖面，以及 12 层以上金属互连层，采用铜双大马士革和先进阻挡金属。

钴在 7nm 中作为中段工艺（MOL）接触中钨的替代品发挥关键作用。随着接触尺寸缩小，钨的高电阻率阻挡衬垫占据了太多的接触体积。钴提供更低的体电阻率和更薄的阻挡层，显著降低接触电阻。它用于沟槽接触（CB/CA）和通孔到接触连接（VC）。

SemiFlows 采用双层定价模式：(1) 按技术节点一次性购买工艺流程内容（28nm $49、14nm $149、7nm $349），或购买全套 Bundle $449（享 18% 折扣），购买后永久访问；(2) 可选的 AI Pro 订阅（$39/月 或 $349/年），提供深度 AI 对话和高级推理引擎。免费用户可体验基础 AI 问答和流程预览。

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SemiFlows 覆盖 40nm 至 7nm 的完整工艺流程，包括 40nm BSI CMOS 图像传感器（免费）、28nm Planar、14nm FinFET 和 7nm FinFET，共计超过 1,800 个工艺步骤。内容聚焦于物理和化学原理、机理解释、集成逻辑和风险分析 —— 不涉及具体制造参数、设备型号或供应商信息。

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SemiFlows 的知识来源于三类权威文献：(1) 覆盖主流半导体期刊和顶级会议的学术论文；(2) 公开的工艺专利文献；(3) 半导体制造领域的经典教科书。所有来源经过预评估和质量筛选，确保与半导体工艺高度相关。

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