技术博客
深入了解半导体制造工艺的物理原理与集成逻辑
先进CMOS集成中图形记忆效应与应力工程的基本原理
引言 在先进半导体制造中，为了保持硅基集成电路的微缩轨迹，需要超越单纯的尺寸缩减，对材料的物理性质进行工程化设计 P1。实现这一目标最精妙的方法之一是应力记忆技术（Stress Memorization Technique, SMT）P1, P2，该工艺通过结构性改变晶体管栅极堆叠和沟道来提升性能 P1, P2。在先进
先进 FinFET 集成中 Fin Cut Trench (FCT) 技术的基本原理
引言 在不断追求摩尔定律的过程中，半导体行业从平面金属氧化物半导体场效应晶体管（MOSFET）过渡到三维（3D）架构，以克服严重的短沟道效应 T3。这种演进促使鳍式场效应晶体管（FinFET）被广泛采用；在FinFET中，细长的硅沟道（即“鳍”）被多面栅极结构包裹，从而最大限度地提高静电控制能力并抑制亚阈值漏电流 T3
先进半导体光刻中自对准多重图案化 (SADP) 的基本原理
引言 随着半导体行业不断突破密度和性能的物理边界，传统光刻工具已遇到基本的解析度极限 T2, T3。根据瑞利判据（Rayleigh criterion），光学成像系统的最小可分辨间距受到曝光波长和投影物镜数值孔径 (NA) 的限制 T2。对于数值孔径约为 1.35 的最先进 193 nm 氟化氩 (ArF) 浸没式光刻
先进半导体制造中多晶硅的基本原理
引言 多晶硅（Polycrystalline silicon），通常简称为多晶硅（polysilicon）或 poly-Si，是现代半导体制造中最基础的材料支柱之一 P1, T1。与单晶硅（monocrystalline single-crystal silicon）不同，单晶硅具有完全没有晶界的连续且不中断的晶格结构
源漏极凹槽深度解析：物理原理、工艺机制与先进节点集成
简介 在现代互补金属氧化物半导体（CMOS）微缩中，保持静电控制并同时最小化寄生电阻是器件物理学家和工艺工程师面临的最关键挑战之一 T3。随着晶体管物理尺寸的缩小，源极和漏极区域的寄生电阻与接触面积成反比，严重限制了晶体管的驱动电流 T2, T3。在过去，平面器件依靠简单的离子注入和随后的热退火来形成浅结 T1, T2
掌握氧化层凹槽刻蚀：原理、机制与先进节点集成
简介 在追求晶体管持续微缩的过程中，半导体行业已从经典的二维平面架构转向复杂的立体非平面架构，例如基于垂直鳍片的鳍式场效应晶体管 (FinFET) P1, P2。这种架构转变从根本上改变了隔离和有源器件尺寸的定义方式 P2。在平面工艺中，器件隔离是通过用二氧化硅 ($SiO_2$) 填充沟槽，并将其与有源硅表面平坦化来
半导体图形化中的抗反射涂层：光学原理、材料与工艺集成
引言 在现代半导体制造中，实现高精度亚波长特征的曝光是器件微缩的基石 T2。随着光刻曝光波长从 248 nm 和 193 nm 的深紫外（DUV）波长缩小到 13.5 nm 的极紫外（EUV）波长，管理光刻胶堆栈内的光与物质相互作用变得愈发关键 P3, T2。在曝光过程中，光线穿过光刻胶并照射到底层衬底上，衬底通常由金
解密先进半导体制造中的有源区：物理机制、工艺集成与尺寸缩放
引言 在集成电路架构中，有源区 (Active Area, AA) 是进行电子计算和物理信号转换的基础域 T3。从名义上讲，有源区是指半导体衬底或薄膜层中用于制造晶体管、二极管和发光元件等有源器件，且电荷载流子实际发生漂移、扩散或复合的特定区域 T1T2T3。现代技术中的每一次逻辑状态转换、放大步骤和光电转换都依赖于这
掌握单大马士革工艺：工艺物理、集成原理及先进制程演进
引言 几十年来，集成电路 (ICs) 的持续微缩一直是推动计算速度、能效和封装密度提升的主要引擎 T3。随着金属氧化物半导体场效应晶体管 (MOSFET) 的有源栅极尺寸不断缩小，高性能微处理器的性能瓶颈已从固有的晶体管开关延迟转移到互连 RC（电阻-电容）延迟 P2。在半导体制造的早期世代，互连采用减法金属化方案进行
先进半导体制造中光刻胶去除的技术原理：机制、挑战与节点演进
引言 在现代集成电路（IC）制造中，光刻是空间图形化的主要机制，用于定义晶体管、接触孔和互连线的关键尺寸 T2。光刻胶（PR）层经曝光和显影后，会在随后的干法刻蚀或高剂量离子注入等工艺步骤中充当临时牺牲掩膜 T1, P2。一旦这些对底层材料的结构或化学改性完成，该临时掩膜必须被彻底清除——这一关键工艺步骤称为光刻胶去除
先进半导体图案化中自对准阻挡掩模集成的原理
引言 随着集成电路 (IC) 尺寸缩小至 7nm 以下，传统光学光刻技术因受限于光衍射和光学对比度约束，面临着严峻的物理极限 T2。多年来，先进图形化技术依赖于自对准双重曝光 (SADP) 和自对准四重曝光 (SAQP) 等多重曝光技术，以绕过浸没式光刻的分辨率限制 P4。这些工艺产生高密度、单向的线-空间（line-
掌握去耦合等离子体氮化（DPN）：物理原理、工艺工程与先进节点集成
引言 随着半导体器件尺寸缩减至亚微米节点以下，传统的二氧化硅 ($SiO_2$) 栅极电介质面临着根本性的物理极限，特别是量子力学隧穿漏电的急剧增加 P4。为了抑制这种栅极漏电并继续缩减等效氧化层厚度 (EOT)，工业界引入了氮氧化硅 (silicon oxynitride) 薄膜作为替代栅极电介质 P4。然而，传统的