引言
四十多年来，互补金属氧化物半导体产业一直依赖二氧化硅作为栅极介电层，多晶硅作为栅极电极 。这种组合表现出色，主要原因在于热生长的二氧化硅与硅衬底之间近乎理想的界面提供了优异的电学特性和长期可靠性 。然而，随着晶体管尺寸按照摩尔定律不断缩小，栅极介电层厚度必须按比例缩放，以维持对沟道的静电控制 。当二氧化硅厚度接近直接隧穿区域时，栅极漏电流呈指数级增长，导致不可接受的静态功耗，例如，这可能在几分钟内耗尽手机电池 。简单地减薄氧化层的传统方法在物理上已陷入僵局 （工程实践）。
高k金属栅极技术作为应对这一缩放危机的变革性解决方案应运而生 。其核心思想看似简单：用具有更高介电常数的高k材料取代二氧化硅，从而在物理上更厚的介电层上实现相同的栅极电容，进而抑制量子隧穿漏电流 。同时，多晶硅栅极电极被金属栅极取代，消除了多晶硅耗尽效应，该效应会增加等效氧化层厚度并导致阈值电压漂移 。这两种材料替换共同打破了传统二氧化硅/多晶硅栅极堆叠在65纳米及以下节点面临的缩放瓶颈 。
高k金属栅极在半导体制造中的重要性无论如何强调也不为过 。它使得摩尔定律得以延续至45纳米节点之后，允许晶体管在缩小尺寸的同时保持低栅极漏电流、可控的阈值电压和可接受的驱动电流 。如果没有高k金属栅极，先进CMOS缩放的全部轨迹——从28纳米的平面MOSFET到14纳米和7纳米的FinFET——在物理上都将是不可能的 。
物理原理与机制
超薄二氧化硅中的隧穿危机
引入高k介电质的根本动机源于量子力学隧穿理论 。栅极电容与介电常数成正比，与介电层厚度成反比，这是所有栅极介电层缩放的物理基础 。当二氧化硅厚度下降到大约1到2纳米以下时，通过势垒的直接电子隧穿急剧增加，产生的栅极漏电流违反了低功耗要求 。隧穿概率指数依赖于势垒厚度和载流子的有效质量，这意味着二氧化硅的逐步减薄会导致漏电流不成比例地增加 。
诸如二氧化铪这类介电常数约为二氧化硅六倍的高k介电材料，允许使用物理上更厚的薄膜来产生与更薄二氧化硅层相同的电容 。这一概念由等效氧化层厚度指标来表征：等效氧化层厚度等于高k层的物理厚度乘以二氧化硅介电常数与高k介电常数的比值 。更厚的高k薄膜为电子和空穴提供了更宽的隧穿势垒，与相同等效氧化层的二氧化硅相比，漏电流降低了几个数量级 。
消除多晶硅耗尽效应
仅替换栅极介电层是不够的 。多晶硅栅极电极本身带来了缩放限制 。在强反型条件下，靠近介电层界面的多晶硅栅极表面会耗尽，从而在栅极介电层上串联引入一个额外的电容厚度 。这种多晶硅耗尽效应增加了总的等效电学厚度并导致阈值电压漂移，削弱了等效氧化层缩放带来的益处 。此外，多晶硅掺杂浓度已接近饱和，仅通过增加掺杂水平无法消除耗尽区 。
金属栅极完全消除了这个问题，因为金属没有耗尽区——与半导体相比，其载流子浓度实际上是无限的 。金属栅极还提供了显著更低的栅极电阻，这通过减小栅极网络的RC时间常数来改善高频性能 。
功函数工程与阈值电压控制
高k金属栅极集成的一个关键方面是功函数工程 （工程实践）。必须选择金属栅极的功函数，以为N型和P型场效应晶体管设定适当的阈值电压 。对于对称的CMOS技术，nFET和pFET栅极可能分别需要两种不同的金属，其功函数分别接近N型和P型掺杂多晶硅的功函数 。这是双功函数金属栅极技术的基础，该技术在每一个采用高k金属栅极的先进节点中都至关重要 。
在金属/介电层界面处的功函数匹配遵循能带对齐原理，以稳定MOSFET的阈值电压 。当高k介电层与多晶硅栅极配对时，界面处的费米能级钉扎会阻止有效的功函数调节，这进一步推动了向金属栅极的切换 。高k介电层与多晶硅结合时还会表现出增强的声子散射和界面缺陷，这会降低载流子迁移率 。
工艺原理
先栅极工艺与后栅极工艺集成
高k金属栅极制造出现了两种主要的集成方案：先栅极工艺和后栅极（替换金属栅极）工艺 。在先栅极工艺中，金属栅极在源漏离子注入和高温退火步骤之前形成 。这种顺序使栅极堆叠承受高热预算，这会导致氧通过高k层扩散，增厚界面二氧化硅层，并增加等效氧化层和阈值电压 。先栅极方案工艺更简单，但会因热暴露而导致等效氧化层再生和阈值电压漂移 。
在后栅极工艺中，在前段工艺处理期间使用牺牲栅极，并在源漏激活退火后将其移除 。然后在空出的沟槽中沉积金属栅极，避免了最终栅极堆叠暴露于高温 。该方案提供了优异的等效氧化层和阈值电压控制，但引入了显著更高的工艺复杂性，包括需要化学机械抛光和精确的沟槽刻蚀 。
参数相互作用与方向性效应
高k材料的介电常数直接决定了等效氧化层：更高的k值允许在相同等效氧化层下使用更厚的物理薄膜，从而减少隧穿漏电流 。介电层的物理厚度反过来影响漏电流以及硅衬底与高k薄膜之间任何界面层的串联电容贡献 。该界面层——通常是薄层二氧化硅或氮氧化硅——被插入以缓解高k材料与硅之间的化学不相容性，减少界面缺陷和氧化层电荷 。然而，它也增加了总的等效氧化层，在界面质量与电容缩放之间产生了固有的权衡 。
金属功函数直接决定了阈值电压：功函数接近硅导带边缘的金属产生较低的nFET阈值电压，而功函数接近价带边缘的金属产生较低的pFET阈值电压 。后续处理步骤的热预算会影响高k层中的氧空位形成，这可能改变阈值电压——尤其是在pFET中导致负的阈值电压漂移 。高k薄膜的材料成分，例如将氮或其他元素掺入二氧化铪，会影响介电常数和界面稳定性 。
反型层厚度，其取决于载流子有效质量，也对总电学氧化层厚度有贡献，并且必须与等效氧化层一起最小化 。较大的有效质量导致更薄的反型层，这对于栅极电容是有利的 。
界面工程
在硅衬底与高k介电层之间的薄层二氧化硅界面层对于维持沟道迁移率和降低界面陷阱密度至关重要 。该界面层的形成，无论是通过热氧化还是化学氧化，都必须仔细控制，因为其厚度直接增加等效氧化层 。高k薄膜随后沉积在其上，通常通过原子层沉积或类似保形沉积技术，这些技术提供了优异的厚度均匀性和台阶覆盖能力——这些特性在栅极尺寸缩小时至关重要 。
挑战与失效模式
费米能级钉扎与界面缺陷
高k金属栅极开发中最早且最重大的挑战之一是高k介电层与多晶硅栅极之间的严重不相容性 。当诸如二氧化铪的高k材料与多晶硅配对时，界面处的费米能级钉扎阻止了有效的功函数调节，使得无法为nFET和pFET同时实现期望的阈值电压 。高k/Si系统中的界面缺陷和氧化层电荷通过增加亚阈值摆幅和降低载流子迁移率进一步降低了器件性能 。这些问题通过插入薄层二氧化硅界面层得到部分缓解，但该层本身增加了等效氧化层 。
迁移率退化与声子散射
由于高k界面处增强的声子散射，高k介电层表现出比Si/SiO₂系统更低的表面迁移率 。高k材料中的软光学声子与沟道载流子强耦合，降低了有效迁移率和驱动电流 。这种迁移率退化是一个基本的材料限制，它制约了仅通过等效氧化层缩放可实现的性能增益 。大约在90纳米节点引入的应变硅技术通过改变能带结构和有效质量来提高迁移率，从而在不无限降低阈值电压的情况下实现更高的驱动电流 。
氧空位与阈值电压不稳定性
在先栅极高k金属栅极堆叠中，高温退火会导致氧扩散，增加界面层厚度并升高阈值电压 。此外，高k薄膜中的氧空位会导致显著的负阈值电压漂移，特别是在pFET中 。这些空位在介电层带隙内产生缺陷态，这些缺陷态在器件工作期间可以捕获电荷，导致阈值电压不稳定性和可靠性问题 。
热预算约束
热预算限制是先栅极高k金属栅极集成中的一个基本约束 。源漏激活退火需要高温，栅极堆叠必须承受这些温度而不退化 。在过度的热负载下，高k介电层可能发生相变、结晶或与相邻层相互扩散，所有这些都会改变介电常数、增加漏电流或改变阈值电压 。后栅极集成方案在很大程度上是为了规避这些热预算问题而开发的，但它也在工艺复杂性和替换期间栅极沟槽的机械完整性方面引入了自身的挑战 。
阈值电压失配与SRAM可靠性
nFET和pFET之间的阈值电压失配可能导致静态随机存取存储器单元中的软失效，即使是很小的阈值电压变化也会干扰精心平衡的读写裕度 。这种失效模式特别成问题，因为它本质上是统计性的——单个晶体管可能符合规格，但分布在数百万个SRAM单元上的阈值电压可能产生足够的失配以导致数据损坏 。
技术节点演进
45/32/28纳米过渡
高k金属栅极技术首次在高产量制造中引入是在45纳米节点，此时二氧化硅缩放已达到其物理极限 。早期的实现同时使用了先栅极和后栅极方案，不同的代工厂采用了不同的策略 。在28纳米节点，高k金属栅极成为平面CMOS的通用技术，28nm Planar Flow代表了在行业过渡到三维晶体管架构之前，最后几代采用高k金属栅极的平面MOSFET之一 。
14纳米与FinFET时代
在14纳米节点，从平面到FinFET架构的转变从根本上改变了高k金属栅极集成的格局 。在FinFET中，栅极包裹着薄的硅鳍，需要在垂直和水平表面上保形沉积高k介电层和金属栅极 。后栅极方案在此节点成为主导，因为它提供了优异的阈值电压控制并避免了与先栅极工艺相关的热预算问题 。14nm FinFET Flow展示了高k金属栅极如何在更复杂的FinFET工艺序列中集成 。
7纳米及以下
在7纳米节点，高k金属栅极面临更严格的约束 。等效氧化层必须继续缩小，同时保持低漏电流和稳定的阈值电压 。FinFET几何结构与高k金属栅极的结合需要在沉积和刻蚀方面具备极高的精度，因为栅极堆叠中的任何不均匀性都会直接转化为整个晶圆上的阈值电压变化 。7nm FinFET Flow展示了高k金属栅极在多重图案化、自对准的FinFET工艺中的完全成熟集成 。在7纳米以外的节点，行业正朝着纳米片或全环绕栅极晶体管架构发展，其中高k金属栅极堆叠必须完全包裹悬浮的硅沟道，这进一步增加了工艺复杂性 。
从平面到三维架构的演进
从平面MOSFET到FinFET，再到纳米片晶体管的演进，逐步提高了对高k金属栅极沉积的保形性要求 。在纳米片结构中，栅极堆叠完全包围沟道层，要求高k介电层和功函数金属均匀涂覆多个悬浮表面 。这种几何结构的演进推动了沉积工艺、选择性刻蚀和功函数金属调节方面的创新，以在每个节点维持性能增益 。
相关工艺
源漏工程与接触孔形成
高k金属栅极并非孤立存在；它与源漏工程和接触孔形成工艺紧密相连 。在先进的FinFET和纳米片流程中，源漏区域根据集成方案的不同，在栅极堆叠形成之前或之后通过外延生长形成 。Source Drain Recess工艺通常与栅极堆叠形成结合进行，特别是在后栅极方案中，牺牲栅极在源漏外延期间定义了沟道区域 。
对源漏和栅极区域的接触孔需要精确的对准和刻蚀选择性 。Self-Aligned Contact技术依赖于Self-Aligned Contact Oxide来隔离栅极与源漏接触孔，防止在密集布局中发生短路 。高k金属栅极堆叠必须承受接触孔形成过程中使用的刻蚀化学物质，这为本已苛刻的栅极堆叠资格要求清单增加了化学稳定性要求 。
栅极互连与后段工艺
在栅极堆叠形成之后，栅极必须通过栅极互连结构连接到后段工艺金属化 。金属栅极电极，通常填充有钨或其他低电阻金属，提供了从晶体管栅极到第一金属层的导电路径 。栅极堆叠与前金属介电层之间的界面对于防止寄生电容和确保可靠的接触至关重要 。
中段工艺集成
在现代流程中，高k金属栅极栅极堆叠在中段工艺处理期间完成，中段工艺桥接了前段工艺晶体管形成和后段工艺互连制造 。前金属介电层在接触孔形成之前隔离栅极和源漏区域 。高k金属栅极堆叠在中段工艺处理期间（包括化学机械抛光平坦化、接触孔刻蚀和金属填充）的机械和化学完整性直接影响良率和可靠性 。
未来展望
高迁移率沟道材料
随着硅沟道缩放接近基本极限，行业正在探索高迁移率沟道材料，如锗和III-V族化合物半导体 。这些材料提供比硅更高的载流子迁移率，可能实现更低电源电压下的更高驱动电流 。然而，将高k介电层与这些替代沟道集成带来了新的挑战：高k介电层与锗或III-V族表面之间的界面质量通常比Si/SiO₂界面差，需要新颖的界面钝化技术 。高迁移率沟道的栅极堆叠开发是一个活跃的研究领域，可能将定义下一代高k金属栅极技术 。
新型高k材料
随着等效氧化层要求持续收紧，当前基于铪的高k介电层可能最终达到其自身的缩放极限 。对具有更高介电常数和更好界面特性的替代高k材料的研究正在进行中，例如基于镧的氧化物、基于锆的氧化物以及稀土介电材料 。这些材料必须同时满足高k、低漏电、热稳定性和界面质量的要求——这一苛刻的组合推动了超过十年的材料科学研究 。
多栅极与全环绕栅极架构
向全环绕栅极纳米片和叉片晶体管的演进将进一步推动高k金属栅极工艺要求 。在这些架构中，栅极堆叠必须保形地包裹悬浮的沟道层，需要沉积保形性、选择性刻蚀和功函数金属工程方面的创新 。正在为纳米片晶体管开发的背面接触方案也与高k金属栅极堆叠相互作用，因为栅极堆叠必须在背面衬底去除和接触孔形成期间得到保护 。这些新兴架构可能会推动下一波高k金属栅极创新，延续始于45纳米节点用简单替换二氧化硅和多晶硅的轨迹 。
铁电高k材料
一个新兴的研究方向涉及铁电高k材料，例如铪锆氧化物，其在某些条件下可以表现出负电容效应 。这些材料有可能克服“玻尔兹曼暴政”——室温下亚阈值摆幅约60 mV/十进制的热力学极限 。如果成功集成到量产栅极堆叠中，铁电高k介电层可以实现更陡峭的开关转换，从而在传统高k金属栅极实现的节能基础上，进一步降低动态和静态功耗 。