技术博客
深入了解半导体制造工艺的物理原理与集成逻辑
14nm FinFET：器件物理、工艺集成与静电缩放原理
14nm技术节点是半导体制造过程中的一个重要分水岭——在这一代，三维鳍式场效应晶体管（FinFET）从早期的架构转变成熟为大规模量产的主力器件。
FinFET：先进半导体制造中的物理、工艺原理及技术演进
鳍式场效应晶体管（FinFET）是一种非平面、多栅极的金属氧化物半导体场效应晶体管（MOSFET）架构，其中导电沟道形成在从衬底突出出的薄硅"鳍"的垂直侧壁——以及可选地顶面——上。
半导体制造中的光刻技术：物理机制、化学机理与工艺原理
光刻，也称为光学光刻或紫外（UV）光刻，是将几何电路图案从光掩模转移到半导体晶圆上的感光光刻胶涂层上的工艺。它是集成电路（IC）制造中定义图案的关键步骤——每个晶体管栅极、隔离沟槽、接触孔和互连通孔都通过至少一次光刻循…
半导体制造中平坦化的基本原理：物理学、机理与集成逻辑
平坦化是减少或消除半导体晶圆表面形貌的工艺，使后续光刻、刻蚀和沉积步骤能够高保真度地执行。在现代集成电路制造中，每一层都建立在前一层之上，任何表面不规则性——无论来自图案化金属线、刻蚀沟槽还是沉积薄膜——都会沿堆叠结构…
原子层沉积：基本原理、机制及其在先进半导体制造中的集成
原子层沉积（ALD）是一种气相薄膜沉积技术，通过顺序、自限性的表面化学反应，以亚单层为单位生长材料。与同时引入前驱体和反应气体、薄膜生长速率取决于通量和分压的传统化学气相沉积（CVD）不同，ALD…
接触刻蚀停止层（CESL）：原理、应力工程及先进节点演进
接触刻蚀停止层，通常缩写为CESL，是一层薄薄的氮化硅薄膜，在层间介电质（ILD）沉积之前，共形沉积在晶体管栅极堆叠和源漏区上方。
CMP：平坦度控制、凹陷与图形密度效应
化学机械平坦化（CMP）是一种关键赋能工艺，用于在集成电路（IC）制造中实现大直径晶圆的纳米级局部和全局平坦化。该概念由 IBM 的 Klaus D.
CVD：表面反应动力学、薄膜生长与集成
化学气相沉积（CVD）是一种材料加工技术，通过气相前驱体的化学反应在加热的衬底上形成固态薄膜。与依赖原子在表面物理凝聚的物理气相沉积（PVD）方法（如溅射或蒸发）不同，CVD利用气-固异质化学反应，提供更优异的保形性、…
理解半导体制造中的损伤：物理机制、工艺交互及先进节点挑战
制造损伤可通过不同机制影响晶体、界面与薄膜；所链接流程展示相关步骤，却未测量损伤或证明完整修复链。
电介质抗反射涂层（DARC）：光学物理、工艺集成与先进节点微缩
介电抗反射涂层（DARC）是一种无机薄膜层，沉积在光刻胶堆叠的下方或内部，用于在光刻曝光期间抑制不需要的光学反射。
半导体制造中的缺陷：物理起源、电气影响及微缩挑战
在半导体制造中，缺陷是指任何偏离理想原子排列、几何图案或器件结构电学行为，从而降低性能、可靠性或良率的偏差。缺陷涵盖极大的尺度范围——从晶格中单个缺失的原子到光学显微镜下可见的颗粒污染物——其后果也同样多样。
直接键合互连：先进半导体封装中的物理、工艺原理与集成
直接键合互连（DBI）是一种平面化、无凸点的键合技术，通过低温热预算下同时实现电介质与电介质、金属与金属的键合，形成芯片到芯片或晶圆到晶圆的电连接。