引言
半导体制造中的损伤是指由工艺操作导致的晶格、材料微结构或器件层电性能的任何意外改变。从离子注入引发的原子级联碰撞，到化学机械抛光（CMP）过程中造成的亚表面塑性变形，损伤贯穿制造的每一个阶段，并存在于所有相关的长度尺度——从单个晶格位点到整个晶圆翘曲。
理解和控制损伤的重要性怎么强调都不为过 （工程实践）。随着晶体管尺寸从微米量级缩小到个位数纳米，受损材料占据的器件体积比例急剧增加。过去仅占特征截面极小部分的损伤层，现在可能消耗掉关键尺寸的相当大一部分，直接改变阈值电压、载流子迁移率、漏电流和长期可靠性。在先进互连中，CMP 在铜中造成的亚表面损伤会留下残余缺陷，增加电迁移风险并降低导电性。在栅极堆叠工艺中，等离子体诱导的充电损伤使电荷注入超薄电介质，产生陷阱，从而加速与时间相关的电介质击穿（TDDB）。即使在先进封装中，在通孔玻璃（TGV）成型和切割过程中对玻璃芯基板造成的机械损伤，也可能在热循环过程中引发裂纹扩展，导致灾难性的现场失效。
本文全面审视了半导体制造中的损伤现象，涵盖了基础物理原理、工艺交互作用、失效模式以及随着技术节点向埃级尺寸发展时的演变轨迹。
Process map · 流程地图
把文章放回完整流程
在工艺流程中继续探索「damage」
从 40nm 节点进入完整流程地图，不把你送到未经核对的步骤。
从完整流程地图进入，逐步查看模块关系、物理原理与 2.5D 截面演进。
物理原理与机制
机械损伤：从位错到晶粒断裂
晶体材料中机械诱导损伤的基础物理原理由接触力学和晶体塑性共同决定。当一个研磨颗粒或压头对晶体表面施加局部载荷时，产生的赫兹接触应力场可能超过材料的理论剪切强度，从而在诸如表面凸起或接触点等应力集中处形成位错。
在面心立方（FCC）金属（如铜）中，塑性变形通过{111}滑移面上的位错滑移进行。不全位错运动自然会生成堆垛层错——这是一种面缺陷，其中密排面规则的ABCABC堆垛顺序被破坏。随着变形持续，位错会增殖、相互作用并塞积，增加了晶格内储存的应变能。当这种能量超过晶格仅通过位错机制来容纳进一步塑性流动的能力时，就会发生一个根本性的转变：局部的晶格塌缩和碎裂会产生破碎的微晶，代表着不可逆的微结构断裂。
原位透射电子显微镜（TEM）纳米压痕研究已直接可视化铜中这种层级损伤的演变。在浅压入深度下，损伤主要由位错和堆垛层错组成——这些缺陷原则上可以通过热退火部分恢复。然而，超过临界穿透深度后，主要的损伤模式转变为微晶断裂，修复起来要困难得多，并会留下永久性退化的亚表面层。
离子注入损伤：级联物理与非晶化
离子注入有意地将掺杂原子引入半导体衬底，但该过程通过核碰撞级联不可避免地产生附带损伤。当高能离子进入硅晶格时，它通过两种途径损失能量：电子阻止（与束缚电子的非弹性相互作用）和核阻止（与晶格原子的弹性碰撞）。正是核阻止部分将硅原子从其晶格位置撞离，产生弗仑克尔对——间隙原子和空位。
每个被撞离的硅原子反过来又可能拥有足够的动能来撞离更多的晶格原子，从而产生碰撞级联。一个入射的砷离子可以产生大约一千个被撞离的晶格原子。这种损伤产生的时间尺度非常短：离子在大约几十飞秒内停止，而热振动和基本扩散跳跃会在纳秒内导致部分复合。残留的主要损伤包括小的缺陷团簇、掺杂剂-缺陷复合物以及孤立的间隙原子和空位。
来自多个注入离子的损伤累积遵循一个复杂的轨迹。一些缺陷会与来自重叠级联的缺陷复合，因此净损伤取决于现有的局部缺陷密度。随着注入的持续，损伤不断累积，直到晶体达到一个阈值缺陷密度——通常约为硅晶格密度的百分之十——此时非晶化发生。一旦非晶化，沟道效应便不可能发生，且损伤累积达到饱和 （工程实践）。值得注意的是，像砷这样的重离子会产生密集的局部化损伤级联，允许在级联内更有效地复合；而像硼这样的轻离子则产生更分散的损伤，主要集中在核能量损失达到峰值的投影射程附近。
等离子体诱导损伤：充电与离子轰击
等离子体工艺对于刻蚀、沉积和表面改性至关重要，它通过两种主要机制引入损伤：充电损伤和离子轰击损伤。
充电损伤源于当等离子体电位与衬底电位不同时，流过栅极电介质的传导电流。在等离子体处理过程中，金属-氧化物-半导体（MOS）器件的栅电极可能通过天线效应（连接到栅极的浮空金属互连从等离子体收集电荷）和电子遮蔽效应（入射到形貌特征上的离子和电子通量差异产生局部充电）积累电荷。这种流过栅氧化层的传导电流会在电介质体相和电介质-硅界面处产生缺陷，改变隧穿电流、阈值电压和器件可靠性寿命。
离子轰击损伤源于来自等离子体鞘层的高能离子直接撞击硅表面。等离子体鞘层中的电场将离子加速至衬底，撞击时，这些离子会引入晶格缺陷、应变和非晶化表面层。这种物理损伤会劣化结漏电流特性并增加浅结的薄层电阻——随着结深度的缩小，这些效应变得越来越严重。
辐射损伤：位移与俘获
辐射损伤主要与在恶劣环境中工作的器件相关，而非与制造过程本身相关，但其与注入损伤共享基础物理原理。高能粒子——质子、中子、重离子——通过非弹性散射和位移相互作用在半导体材料中沉积能量，产生空位、间隙原子及其复合物。
这些辐射诱导的缺陷充当电荷俘获中心，降低了载流子寿命，并缩短了电子和空穴的平均漂移路径（schubweg）。辐射通量与损伤之间的关系遵循线性陷阱引入模型，其中 inverse schubweg 与通量成正比增加。随着俘获中心的累积，电荷收集效率遵循 Hecht 关系而降低，该关系描述了当载流子漂移长度变得与探测器厚度相当或更短时，收集到的信号如何减弱。
工艺原理
离子注入：能量、剂量和离子种类的影响
注入损伤的性质和程度主要由几个关键工艺参数定向控制。离子能量决定穿透深度和损伤的空间分布——更高的能量将损伤分布推得更深，但也使其分布在更广泛的区域内。核阻止与电子阻止的比率随能量变化：在较高能量下，电子阻止最初占主导地位，将核损伤集中在离子已充分减速的射程末端附近。
注入剂量直接控制累积的缺陷密度。在低剂量下，孤立的损伤级联产生点缺陷和小团簇，这些可以通过后续退火大量恢复。随着剂量增加，重叠的级联填充了损伤分布，局部缺陷密度向非晶化阈值上升。一旦在一个连续层上发生非晶化，进一步的注入不会在该非晶区增加额外的无序度。
离子种类通过质量相关的核阻止截面深刻影响损伤形态。像砷这样的重离子在相对较短的射程内通过核碰撞密集地沉积能量，产生紧凑的损伤级联，具有高的局部缺陷密度，可以在中等剂量下使硅非晶化。像硼这样的轻离子将更大比例的能量损失于电子阻止，产生更稀疏、更分散的损伤，需要更高的剂量才能达到非晶化，并且损伤主要集中在投影射程附近。
化学机械抛光：平衡机械与化学作用
CMP 通过机械研磨和化学反应的协同作用实现材料去除。普雷斯顿方程提供了宏观框架——去除率与压力和相对速度成比例——但在纳米尺度上，研磨颗粒与工件表面之间的相互作用决定了损伤状态。
最小化 CMP 诱导损伤的基本原则是通过增强化学作用来减少机械作用对材料去除的贡献。化学氧化剂（如过氧化氢）将金属表面转化为较软的氧化层，可以在较低的机械载荷下去除。螯合剂（如聚天冬氨酸或天冬氨酸）与溶解的金属离子形成络合物，防止再沉积，确保“生成-去除-再生”循环高效进行。
研磨颗粒的尺寸和分散性对晶圆表面的应力分布有重要影响。良好分散的纳米球提供均匀、尺度可控的机械研磨，仅去除最顶部的原子层，与更大、形状不规则的研磨剂相比，显著减少了塑性变形和亚表面损伤。当研磨剂的有效穿透深度保持在微晶断裂的临界深度以下时，损伤层被限制在较小的堆垛层错和位错范围内，而非严重的亚表面断裂。
等离子体处理：功率、压力与偏压的相互作用
等离子体诱导损伤由等离子体参数的相互作用定向控制。射频（RF）功率影响等离子体密度和离子通量——更高的功率会增加可用于充电损伤的离子电流以及用于物理损伤的离子轰击率。然而，这种关系是微妙的：更高的等离子体密度也可以降低鞘层电压，部分抵消了增加的离子通量。
压力影响离子穿越鞘层的平均自由程和能量分布 （工程实践）。在较高压力下，鞘层内的碰撞使离子能量分布热化，减少了能够导致深层物理损伤的高能离子比例。相反，低压等离子体产生更具单能性的离子能量分布，具有更高的峰值能量。
衬底偏压直接控制衬底表面的离子能量。更高的偏压将离子加速到更高的能量，增加了溅射产额和近表面区域物理损伤的深度。对于栅介质完整性而言，天线比——定义为收集互连面积与栅极面积之比——通过每单位栅介质面积收集更多的等离子体电流来放大充电损伤。
用于应力工程的意向性损伤
一种新兴的范式将损伤不仅仅视为纯粹的有害现象，而且将其视为应力工程中可控的工艺变量。使用离子束进行选择性区域损伤可以局部地改变薄膜的微结构和内应力。当离子束将原子从晶格位置撞离、诱导非晶化或改变化学计量比时，薄膜的局部应力状态会发生变化——通常是减小。通过改变衬底上的离子束占空比、扫描速度或剂量分布，可以在没有物理掩模的情况下图案化一个空间上非均匀的应力补偿层，从而实现精确的翘曲控制。
这种方法利用了斯托尼方程，该方程关联了薄膜应力与晶圆曲率。通过选择性地降低导致过度翘曲区域的应力，可以将晶圆的整体曲率调整至规格范围内。该工艺需要精确的晶圆表面应力或形貌映射；否则，补偿可能不足或过度。
挑战与失效模式
等离子体充电导致的栅介质退化
与损伤相关的最具隐蔽性的失效模式之一是栅介质可靠性的逐步退化。充电损伤将载流子注入栅氧化层，产生体陷阱和界面陷阱，表现为阈值电压偏移和漏电流增加。关键的是，阈值电压偏移的方向取决于介电材料：在具有二氧化硅栅介质的 p 沟道 MOS 器件中，等离子体暴露使阈值电压向负方向偏移，而相同的高 k 栅介质（例如二氧化硅上的铝酸铪）暴露则使其向正方向偏移。这种相反的行为源于两种材料系统之间陷阱产生和载流子捕获机制的根本差异。
在真实的电路布局中，天线效应放大了这种损伤。连接到小栅电极的长互连线充当电荷收集器，将不成比例的等离子体电流引入栅介质。在高深宽比特征中，电子遮蔽效应加剧了这种情况，其中等离子体中离子和电子的不同迁移率在导体表面产生局部充电。这两种机制意味着芯片上的损伤并非均匀分布——某些器件几何结构受到不成比例的影响，形成了标准测试结构可能无法捕获的可靠性薄弱点。
铜互连中的亚表面损伤
铜互连的 CMP 提出了一个持续性的挑战，因为铜的软塑性性质使其容易因研磨剂接触而产生亚表面损伤。从位错到堆垛层错再到破碎微晶的层级递进意味着损伤状态对工艺条件高度敏感。在碳化硅盘上使用硬磨料进行研磨会产生严重的损伤层，包含破碎晶粒、晶界、摩尔纹、晶格畸变区、超晶格结构和刃型位错。即使使用更细的二氧化铈磨料进行机械抛光，也会留下包含复杂缺陷混合物的损伤层。
挑战在于残留的亚表面缺陷充当电迁移成核点并增加有效电阻率。在大马士革结构中，铜填充已经受到狭窄沟槽几何形状的限制，来自激进 CMP 的额外晶格缺陷会显著影响互连性能，而 single damascene 集成方案正是为了实现这种性能而设计的。要实现具有最小损伤的原子级平坦度，需要 CMP 的化学组分在机械研磨前充分软化表面，使研磨剂的有效穿透深度保持在微晶断裂的临界阈值以下。
离子注入非晶化与瞬态增强扩散
当注入损伤超过非晶化阈值时，产生的非晶层对后续工艺构成重大挑战。在热退火过程中，非晶硅的再结晶通过固相外延再生长（SPER）进行，但该过程并不完美。再结晶的晶体通常包含高密度的扩展缺陷——特别是{311}缺陷和位错环——这些缺陷由再结晶后留下的过量间隙原子形成。
这些残留的间隙原子驱动瞬态增强扩散（TED），其中掺杂原子——尤其是硼——在退火初期以比平衡预测快数个数量级的速度扩散。TED 发生是因为来自注入损伤的过量间隙原子通过“踢出”机制与掺杂原子相互作用，即一个硅间隙原子将一个替位硼原子置换到间隙位置，从那里它可以快速扩散。这种现象使得在先进器件中实现陡峭的浅结轮廓极其困难，直接影响了定义短沟道静电特性的 source drain recess 工程。
先进封装中的玻璃芯损伤
先进封装中采用玻璃芯基板引入了一类新的损伤挑战。玻璃具有高弹性模量但低断裂韧性，使其容易在应力集中处（如边缘、角落和通孔侧壁）产生裂纹。在制作通孔玻璃、图案化和切割过程中，玻璃中产生的应力可能导致 SeWaRe（分离/晶圆/记录）缺陷——玻璃层中的撕裂或裂缝——以及玻璃-介电界面的介电层分层。
根本性挑战在于玻璃边缘缺陷在封装和现场操作的热机械应力下易于扩展。与可以塑性屈服的有机器件衬底材料不同，一旦裂纹达到临界长度，玻璃会发生灾难性失效。玻璃与相邻介电层或缓冲层之间的热膨胀系数不匹配会在热循环过程中产生界面应力，从而驱动分层和裂纹扩展。
技术节点演进
28nm 时代：管理已知的损伤机制
在 28nm 平面节点，损伤已经是一个重要的关注点，但通过成熟的技术在很大程度上是可管理的。栅氧化层足够厚（相对于后来的节点），等离子体处理期间的充电损伤可以控制在可接受的电性能可靠性裕度内，尽管天线效应需要仔细的布局设计规则执行。离子注入损伤通过充分表征的快速热退火（RTA）序列得到解决，该序列实现了足够的掺杂剂激活，同时最大限度地减少了 TED。铜互连中的 CMP 损伤存在，但只占整个线截面的一小部分。
28nm Planar Flow 代表了平面器件缩放的顶峰，此时损伤虽然重要，但尚未成为一阶限制因素。临界尺寸足够大，以至于损伤层可以作为特征尺寸的一小部分被容忍，并且材料系统（SiO2 栅介质、标准铜大马士革）已被充分理解。
14nm FinFET 过渡：三维损伤挑战
向 14nm 节点 FinFET 架构的过渡引入了根本性的新损伤挑战。三维鳍结构创造了高深宽比特征，通过电子遮蔽效应放大了等离子体相关的损伤。在栅极间隔层沉积和鳍图案化过程中，等离子体工艺将这些狭窄的垂直特征暴露于定向离子通量中，这些通量可能不均匀地对鳍侧壁充电，在现在包裹鳍的三个表面的栅介质上产生局部电场。
14nm FinFET 流程需要在 fin cut trench 形成和后续清洁期间仔细管理鳍片损伤。对鳍侧壁的任何晶体损伤都会直接降低沟道中的载流子迁移率，因为 FinFET 中的导电主要沿着这些垂直表面进行。向高 k/金属栅极堆叠的过渡也引入了新的电介质损伤敏感性：基于铪的电介质与 SiO2 相比，表现出根本不同的陷阱产生和载流子捕获行为，需要对等离子体条件进行工艺调整。
此外，更窄的鳍几何结构使得注入损伤的后果更为严重。必须仔细控制自对准注入步骤，以避免鳍结构非晶化，因为非晶化鳍的 SPER 会产生具有退化迁移率的缺陷晶体。用于控制沟道效应的预非晶化注入有时不得不被取消或替换为替代方法 （工程实践）。
7nm 节点及以后：原子级损伤预算
在 7nm 节点及以后，损伤预算已经以原子层来衡量 （工程实践）。7nm FinFET 流程运行的鳍宽约为几个纳米，这意味着每个侧壁上即使只有一纳米的损伤层也会消耗掉导电沟道的相当大一部分。栅介质等效氧化层厚度接近亚纳米范围，这意味着来自等离子体充电的少量额外界面陷阱就能主导阈值电压和可靠性特性。
在这些节点上，铜互连尺寸已达到晶界散射和表面粗糙度主导电阻率的程度。任何增加表面粗糙度或引入近表面晶格缺陷的残余 CMP 损伤都会直接导致电阻率增加，而这已经是这些尺寸下的一个主要挑战。通过优化的 CMP 化学实现原子级平坦度——损伤层薄至仅有几个堆垛层错——的工作代表了所有 CMP 工艺必须发展的方向。
极紫外（EUV）光刻的引入通过减少多重图案化所需的等离子体刻蚀步骤数量，部分缓解了一些损伤来源，但也引入了关于光刻胶相关污染以及高能光子暴露本身损伤影响的新担忧。在先进封装中，向用于异构集成的玻璃芯基板的转变引入了前面描述的损伤管理挑战——裂纹萌生、SeWaRe 缺陷和界面可靠性。
相关工艺
表面清洁与损伤去除
后工艺的表面清洁与损伤管理密切相关 （工程实践）。等离子体刻蚀后的湿法清洁步骤必须去除聚合物残留物和氧化的损伤层，同时不通过化学侵蚀或机械力引入额外损伤。surface cleaning 工艺必须进行调整，以去除特定的损伤物种——无论是等离子体沉积的聚合物、在损伤表面上生长的原生氧化物，还是来自刻蚀或 CMP 的金属污染物——同时保持底层晶格的完整性。
在损伤衬底上的外延生长
用于源/漏工程的选择性外延生长对衬底损伤高度敏感。在损伤或非晶化硅上生长的外延层会产生具有高缺陷密度的缺陷晶体。epitaxial growth 的质量直接取决于暴露硅表面的晶体质量，这意味着外延前的清洁和表面准备必须有效去除任何残留的注入或等离子体损伤，以实现无缺陷的选择性生长。
成核层与界面质量
随后沉积层的质量关键取决于下方表面的损伤状态。在损伤衬底上沉积的 nucleation layer 可能表现出改变的成核密度和薄膜形貌，将损伤影响传播通过多个层。在铜大马士革工艺中，CMP 和清洁后沟槽表面的状况决定了扩散阻挡层和种子层成核的质量，直接影响电迁移性能。
通过图案记忆进行应力工程
损伤诱导的应力变化与先进 CMOS 中 pattern memorization 和应力工程这一更广泛的主题相关联。使用离子束的选择性区域损伤方法表明，可控损伤可以作为管理晶圆级应力分布的工具，补充用于增强晶体管沟道载流子迁移率的传统应力记忆技术。
未来展望
半导体制造中损伤管理的轨迹正在沿着几个关键方向发展。首先，对原子级精度制造的追求要求损伤预算相应缩减。在铜 CMP 中实现原子级平坦度，损伤层仅由小的堆垛层错组成，这指向了一个未来，即损伤层必须亚纳米级，或者通过工艺优化完全消除。
其次，有意地将损伤用作工艺工具——以选择性区域应力补偿为例——代表了一种范式转变。先进工艺将越来越多地利用可控损伤作为调整材料性质的手段，而不是纯粹将损伤视为需要最小化的缺陷。这需要深入理解离子束暴露、微结构变化和由此产生的应力状态之间的剂量-响应关系。
第三，新材料和架构的集成不断引入新的损伤模式。先进封装中的玻璃芯基板、用于电力电子的宽禁带半导体以及用于超越CMOS器件的二维材料，各自呈现出必须被表征和管理的独特损伤物理机制。在 CVD 金刚石中的辐射损伤研究表明，即便是为抗辐射性而选择的材料，在极端通量下也会经历逐步退化，其受控于影响硅的相同基本位移损伤物理原理——尽管阈值能量不同。
最后，原位和运行中表征技术的发展——例如直接可视化铜中位错成核和微晶断裂的 TEM 纳米压痕方法——对于理解原子尺度的损伤将变得越来越重要。这些技术架起了原子尺度模拟和宏观工艺观察之间的桥梁，为开发未来技术节点真正无损伤的工艺提供了所需的物理洞察。