引言
接触刻蚀停止层，通常缩写为CESL，是一层薄薄的氮化硅薄膜，在层间介电质（ILD）沉积之前，共形沉积在晶体管栅极堆叠和源漏区上方 。它最初在0.25微米技术节点被引入时，其主要功能纯粹是实用性的：在接触孔形成过程中作为刻蚀停止阻挡层，防止对底层浅槽隔离（STI）和硅化物源漏表面的过刻蚀 。如果没有这样的阻挡层，用于打开接触孔的各向异性等离子体刻蚀可能会过深地穿透进入硅衬底，在相邻器件之间造成短路，或损坏硅化物接触界面 。
随着时间的推移，工程师们发现，这种氮化硅薄膜的内禀机械应力可以传递到晶体管沟道中，微妙地改变硅的晶格常数，从而调控载流子迁移率 。这一偶然的发现将CESL从一个被动的刻蚀停止衬垫转变为一种主动的应变工程元件——这是在CMOS制造中可获得的最具成本效益且易于集成的性能提升手段之一 。如今，CESL在平面和三维器件架构中仍然是一个关键层，兼具刻蚀选择性阻挡层和应力膜的双重角色 。对于任何在28纳米节点及以下工作的工艺工程师来说，理解其物理原理、沉积化学和集成约束至关重要，因为在面对几何缩放限制时，应变工程已成为维持晶体管性能的主要手段 。
物理原理与机理
PECVD氮化硅中的应力产生
CESL薄膜通常采用等离子体增强化学气相沉积（PECVD）技术，使用诸如硅烷（SiH₄）和氨气（NH₃）等前驱气体，并用载气稀释进行沉积 。等离子体将这些前驱分子分解成高反应活性的自由基——SiHₓ、NHₓ和原子氢——它们凝聚在晶圆表面，形成非晶氢化氮化硅薄膜（a-SiₓNyHz）。薄膜的内禀应力由沉积过程中建立的键合结构决定：Si–H、N–H和Si–N键的比例、薄膜密度以及等离子体中的离子轰击能量，共同决定了薄膜是处于压应力还是张应力状态 。
在沉积过程中，高能离子轰击可以使薄膜致密化，从而使其趋向压应力状态 。相反，某些沉积条件——例如较高的硅烷与氨气比例或减少的离子轰击——由于产生更高浓度的弱键和更低的交联密度，可能产生具有张应力的薄膜 。沉积后处理，特别是紫外（UV）固化，会进一步改变键合结构 。紫外光子提供足够的能量来打断Si–H和N–H键，导致氢解吸，并促进额外的Si–N和Si–Si键的形成（N–N键太弱，热力学上不稳定，对网络刚度的贡献不大）。这种晶格网状化增加了薄膜密度，并将应力向张应力区域转变 。重要的是，紫外固化增强了张应力，但可能对设计为压应力的薄膜有害，因为相同的断键和重新成网过程可以松弛压应力状态 。
应力向沟道的传递
CESL改善晶体管性能的基本机理是通过弹性机械耦合的应力传递 。根据胡克定律和弹性理论，处于内禀应力下的薄膜会对其附着的衬底施加一个力 。在MOS晶体管中，CESL共形地覆盖栅极堆叠、侧墙和源漏区 。薄膜中的应力通过栅极结构和侧壁界面传递到硅沟道中 。
当张应力传递到沟道时，它会沿着输运方向拉伸硅晶格 。这种晶格形变——通常在0.1-0.3%的应变水平——会改变硅的能带结构 。具体来说，应变解除了硅中六个导带谷（Δ谷）的简并度，重新分配了电子在不同有效质量谷中的分布 。对于n沟道MOSFET，沿沟道方向的张应变降低了电子的有效质量并减少了谷间散射，从而提高了电子迁移率 。对于p沟道MOSFET，压应力通常更有利，因为它会改变价带结构——分裂重空穴带和轻空穴带——并降低空穴有效质量，从而增强空穴迁移率 。
尽管应变量级很小，但对载流子迁移率的影响是显著的：报道的沟道迁移率提升约在8-10%范围内，转化为导通态驱动电流（Ion）的可测量增益以及Ion/Ioff比的改善 。在结合CESL和其他应力源的高级CMOS工艺流程中，已证明n-FET的驱动电流可提升11-20%（饱和态），p-FET可提升20-32% 。
刻蚀选择性化学原理
除了应变工程之外，CESL最初且仍然至关重要的功能是刻蚀选择性 。接触孔刻蚀通常分两个阶段进行：首先，使用碳氟基等离子体（例如 CHF₃）刻蚀氧化物ILD，该工艺对氮化硅具有高选择性；然后，使用不同的化学方法刻蚀氮化物CESL，以暴露下层的硅化物或硅 。氮化硅对氧化物选择性刻蚀剂的化学抗性源于刻蚀副产物的不同挥发性：在氧化物刻蚀条件下形成的硅氟化物（SiF₄）物质，在相同的等离子体条件下不容易在氮化物表面形成，从而形成了一个天然的刻蚀停止边界 。
工艺原理
沉积参数对应力的影响
CESL的内禀应力通过沉积参数的组合进行调控，每个参数都方向性地影响薄膜的键合结构和机械状态：
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气体流量比（SiH₄/NH₃）： 增加硅烷与氨气的比例倾向于产生富硅薄膜，其中含有更多的Si–Si键和更少的N–H键，通常使应力向张应力转变 。相反，具有更高交联密度的富氮薄膜则趋向于压应力 。
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等离子体功率和压力： 更高的射频功率增加离子轰击能量，使薄膜致密化，并可驱动压应力 。较低的压力通常增强离子的方向性和轰击，也利于致密化 （工程实践）。降低等离子体功率或增加压力可以产生更柔软、密度更低的具有张应力特征的薄膜 。
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衬底温度： 更高的沉积温度促进吸附物种的表面迁移率，改善交联和薄膜密度 。温度必须与底层器件堆叠（特别是自对准硅化物和侧墙材料）兼容，这带来了热预算限制 。
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沉积后紫外固化： 紫外处理通过促进脱氢及Si–N/Si–Si网络的形成，方向性地增加张应力 。固化的持续时间和光子能量决定了键重构的程度 （工程实践）。对于针对n-FET增强的张应力CESL，紫外固化是有益的；对于针对p-FET的压应力CESL，必须小心控制或避免紫外固化，因为它会松弛压应力状态 。
几何结构与应力传递效率
应力从CESL传递到沟道的效率受器件几何结构的强烈影响 。关键的几何因素包括：
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栅极到栅极间距： 紧密排列的栅极产生“应力放大”效应，其中相邻栅极之间的CESL受到机械约束，增加了传递到沟道的横向力分量 。更宽的间距允许通过CESL的自由表面释放更多应力 。
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栅极高度和侧墙轮廓： 更高的栅极堆叠为CESL粘附提供了更大的表面积，并为应力传递创造了更大的力臂 。侧墙轮廓也影响应力是矢量传递到沟道还是耗散到ILD中 。
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薄膜厚度： 更厚的CESL薄膜携带更多的总力，但收益递减和集成约束（例如接触电阻和寄生电容）限制了实际的厚度范围 。
刻蚀选择性集成
从刻蚀集成的角度来看，CESL必须在氧化物刻蚀步骤中提供足够的选择性，以防止突破进入源漏或STI区域 。接触孔的刻蚀过程由于以下事实而变得复杂：由于形貌和平坦化不均匀性，芯片上不同位置的介电质厚度存在差异——在某些情况下，必须刻蚀的材料厚度在不同位置之间可能相差两倍 。CESL作为一个通用的刻蚀停止边界，能够适应这些变化，确保无论局部ILD厚度差异如何，所有接触孔都能同时到达硅化物表面 。
在氧化物刻蚀停在CESL上之后，一个单独的氮化物刻蚀步骤会去除源漏区上方的CESL帽层（并可选择性地去除栅极上方的，具体取决于接触方案）。这种两步刻蚀方法——先氧化物刻蚀，后氮化物刻蚀——是一个基本的集成原则，从0.25微米节点一直延续到先进的FinFET代次 。
挑战与失效模式
应力松弛和不均匀性
CESL工程中的一个主要挑战是通过后续的热处理和工艺步骤来维持预期的应力状态 。在后期流程中遇到的高温退火（例如 ILD沉积或后ILD退火）可能导致氮化硅薄膜中的氢逸出、键重构和应力松弛 。如果应力显著松弛，预期的沟道应变就会减少，迁移率增强效果也会受损 。这对于压应力CESL薄膜尤其成问题，因为后续的键重构可能使应力向张应力方向转变，无意中降低p-FET的性能 。
晶圆上的应力分布不均匀是另一个问题 。PECVD等离子体密度、气流分布和温度均匀性的变化会产生空间应力梯度，导致器件间的驱动电流和阈值电压出现差异 。在先进节点，这种差异变得越来越成问题，因为更小的器件对标对绝对应变差异更敏感 。
透射电子显微镜样品松弛
准确表征CESL引起的应变本身就是一个重大挑战 。暗场电子全息术和其他透射电子显微镜（TEM）技术需要由聚焦离子束（FIB）铣削制备的电子透明样品 。减薄过程本质上会松弛样品中的应力——样品制备过程中产生的自由表面允许薄膜变形，这意味着测得的应变可能无法完全代表完整器件中的应变 。此外，这些技术的空间分辨率在数百纳米量级，这对于表征7纳米节点及以后器件的应变变得不足，因为其关键尺寸远低于此分辨率极限 。
接触电阻和寄生效应
CESL位于源漏硅化物和接触金属之间，它的存在引入了一个寄生电阻分量 。如果CESL太厚，或者氮化物刻蚀步骤未能完全去除接触区上方的CESL，接触电阻会增加，从而降低驱动电流 。残留的CESL材料——无论是由于刻蚀不完全还是在氮化物刻蚀步骤中聚合物的沉积——都会在接触界面产生高阻势垒 。在接触刻蚀之后，通常会采用湿法化学处理和O₂等离子体灰化相结合的清洁工艺，以去除有机和无机残留物 。
粘附性与分层
处于高内禀应力（无论是张应力还是压应力）下的CESL薄膜容易发生粘附失效 。如果CESL与底层侧墙或ILD之间的界面较弱，薄膜应力会导致分层，产生空洞或气泡，从而损害刻蚀停止功能和应变传递机制 。界面处氢的积累会加剧这种情况，因为它会削弱界面键合 。
先进节点的工艺窗口限制
在先进节点，CESL必须更薄以适应更小的接触尺寸，同时仍需提供足够的刻蚀选择性和应力传递 。更薄的薄膜携带的总力更小，从而降低了可实现的应变 。同时，接触刻蚀必须更具选择性和精确性，因为过刻蚀的余量随着每一代的演进都在减小 。这些相互竞争的要求创造了一个日益狭窄的工艺窗口，其中沉积条件或刻蚀化学的微小偏差都可能导致接触开路、短路或应变不足 。
技术节点演进
28纳米及之前：作为主要应力源的平面CESL
在28纳米平面节点及之前，CESL是工艺工程师可用的主要应变工程工具之一 。使用张应力CESL增强n-FET和使用压应力CESL（或张应力CESL结合嵌入式SiGe源漏）增强p-FET的概念已经成熟 。在这些节点，CESL可以相对较厚，应力传递效率足以产生有意义的迁移率增益，而不会严重限制其他集成参数 。双应力CESL方案——其中不同的CESL薄膜分步沉积在n-FET和p-FET区域——已在高性能流程中实施 。
28纳米平面流程代表了CESL应变工程成熟且与其他应变元件（如SiGe源漏外延）紧密集成的一代 。
14纳米：FinFET过渡与CESL适应性调整
向14纳米节点FinFET的过渡从根本上改变了应力传递的几何结构 。在FinFET结构中，沟道位于被栅极三面包围的薄硅鳍片上，CESL包裹着鳍片-栅极组件 。三维几何结构改变了应力传递路径：应力现在不仅通过栅极顶表面传递，还通过鳍片侧壁和源漏外延区域传递 。
与平面器件相比，这种几何变化通常降低了CESL引起的沟道应变的效率，因为鳍片结构更坚固，并且应力耗散路径更复杂 。为了补偿这一点，工程师们探索了更高应力的CESL薄膜和新颖的薄膜成分，例如碳氮化硅（SiCN），它可以达到比标准氮化硅更高的张应力 。14纳米FinFET流程展示了CESL集成如何适应三维器件几何结构 。
在这个节点，CESL还承担了额外的角色：在栅极最后（替换金属栅极, RMG）流程中，CESL在假栅极去除过程中充当硬掩模边界，其对ILD和侧墙材料的刻蚀选择性变得更为关键 。
7纳米及以后：GAA与多层CESL方案
在7纳米节点及以后，全环绕栅极（GAA）结构和纳米片/纳米线架构进一步复杂化了CESL集成 。在GAA器件中，沟道由被栅极环绕的堆叠半导体层组成，CESL必须共形地涂覆这些复杂的三维表面，同时保持均匀的应力和刻蚀选择性 。7纳米FinFET流程展示了在需要将应变工程与多个其他性能提升手段协同优化的节点上CESL集成的成熟度 。
在这些先进节点，CESL薄膜成分已多样化，超越了标准氮化硅，包括氮氧化硅（SiON）、碳氧化硅（SiCO）和其他工程化介电质，这些材料提供了改进的刻蚀选择性、更低的接触电阻和可调的应力 。CESL也可以沉积成多个子层——例如，一个薄的刻蚀停止层后跟一个更厚的应力源层——以解耦刻蚀选择性和应力工程要求 。
此外，在先进节点，CESL与其他工艺步骤之间的相互作用变得更加紧密 （工程实践）。接触孔刻蚀过程必须与CESL材料协同设计，以确保刻蚀停止功能在所有接触位置都可靠，而用于去除源漏区上方CESL的突破刻蚀步骤则必须实现完全去除，同时不损伤底层的硅化物 。
相关工艺
CESL并非孤立存在，它与中段工艺（MOL）和后段工艺（BEOL）集成序列中的几个相邻工艺步骤密切相关 （工程实践）。
接触孔刻蚀
最直接的关系是与接触孔刻蚀工艺，该工艺依赖CESL作为刻蚀停止边界 。两步刻蚀——氧化物刻蚀停在CESL上，接着是氮化物刻蚀以暴露硅化物——是一个基本的集成方案 。刻蚀化学、选择比和工艺窗口必须针对所使用的特定CESL材料进行联合优化 。诸如反应离子刻蚀等相关工艺提供了实现这种选择性刻蚀所需的各向异性刻蚀能力 。
ILD沉积与CMP
在CESL沉积之后，ILD层沉积在其上，并使用化学机械抛光（CMP）进行平坦化，在RMG流程中通常停在栅极帽层或假栅电极上 。CESL与CMP工艺之间的相互作用很重要：CESL必须具有足够的机械硬度以承受CMP而不被过度侵蚀，并且其表面必须与ILD材料兼容以确保良好的粘附性 。
自对准硅化物形成
CESL是在自对准硅化物（salicide）形成之后沉积的，硅化物与CESL之间的界面至关重要 。如果CESL沉积过程损坏了硅化物表面——例如，通过等离子体诱导的氧化或氢的渗透——接触电阻可能会增加 。CESL沉积的热预算也必须与硅化物相的稳定性兼容 。
刻蚀后残留物去除
在接触刻蚀和CESL去除步骤之后，使用EKC刻蚀后残留物去除工艺来清洁接触孔中因等离子体刻蚀产生的聚合物残留物 。这些残留物可以包括来自氧化物刻蚀的碳氟聚合物和来自氮化物刻蚀的硅氟化合物，它们的完全去除对于实现低接触电阻至关重要 。
未来展望
随着半导体行业向3纳米及以下节点发展，CESL技术既面临挑战也迎来机遇 。在GAA纳米片器件中，共形涂覆的要求变得更加苛刻，必须为这些新的几何结构重新评估应力传递机制 。研究方向包括：
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多应力源CESL方案： 在同一流程中为n-FET和p-FET区域沉积不同的CESL成分，使用选择性沉积或光刻图案化在需要的地方施加张应力和压应力源 。
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先进薄膜成分： 超越标准氮化硅，采用工程化材料，如碳氮化硅（SiCN）和氧碳氮化硅（SiOCN），它们提供更高的可达应力、更好的刻蚀选择性和更低的接触电阻 。
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原子层沉积（ALD）CESL： 对于高深宽比GAA结构的共形性，基于ALD的CESL沉积可替代或补充PECVD，以牺牲 throughput 为代价提供改进的台阶覆盖率 。刻蚀停止层的概念总体上正朝着更薄、更具选择性的薄膜发展 。
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与其他应力源的协同优化： CESL应变工程将越来越多地与嵌入式源漏外延、沟道材料（SiGe, Ge），甚至图案记忆技术（该技术可在后续工艺步骤中保持应变）进行协同设计 。
应变增强载流子迁移率的基本物理原理在先进节点仍然有效，但工程挑战已从简单地最大化应力转变为精确控制其空间分布，使其能经受住严苛的热预算，并将其与日益复杂的器件架构集成 。CESL，尽管起源于一个简单的刻蚀停止衬垫，但已被证明是CMOS工艺集成中最持久和最具适应性的元素之一 。