引言
鳍式场效应晶体管（FinFET）是一种非平面、多栅极的金属氧化物半导体场效应晶体管（MOSFET）架构，其中导电沟道形成在从衬底突出出的薄硅"鳍"的垂直侧壁——以及可选地顶面——上。栅电极围绕该鳍结构，与传统的平面器件相比，提供了对沟道优越的静电控制。当半导体产业面临着平面MOSFET在约22纳米技术节点以下缩放的物理极限时，该架构创新应运而生。在22纳米节点以下，诸如漏致势垒降低（DIBL）、亚阈值斜率退化以及阈值电压滚降等短沟道效应（SCEs）使得进一步的尺寸缩放失效。
FinFET在半导体制造中的重要性怎么强调都不为过。平面MOSFET的缩放历史上实现了更高的晶体管密度、更快的开关速度以及更低的单位功能成本，但过度的沟道长度缩减引入了严重的泄漏电流并恶化了静电完整性。FinFET架构通过几何结构而非日益激进的沟道掺杂来增强栅极-沟道耦合，从而解决了这一僵局，因为后者会降低载流子迁移率并因随机掺杂波动（RDF）而加剧阈值电压的变异性。要更深入地了解底层器件物理，请参阅我们关于理解半导体器件物理中的阈值电压（Vth）的文章。
物理原理与机制
通过多栅极几何结构实现静电控制
使FinFET优于平面MOSFET的基本物理机制是增强了对沟道电势的静电控制。在传统的平面器件中，栅极从单个表面调制沟道，并且随着沟道长度缩短，漏极电场日益渗透到源极-沟道势垒区域，导致DIBL和亚阈值斜率退化。FinFET架构通过将栅电极放置在薄硅体的多个侧面——通常是两个垂直侧壁，并且在三栅极变体中还包括顶面——来解决此问题，这样栅极电场能够更有效地耗尽整个沟道体。
这种多栅极几何结构从根本上改变了沟道区域泊松方程的解*（工程实践）*。由于栅极包裹住鳍，电势分布由栅极控制的场主导，而非漏极控制的场，从而抑制了导致短沟道效应的横向电场穿透。薄且全耗尽的鳍体确保栅极能够调制整个硅截面，这意味着沟道是均匀地开启或关闭，而非受到未耗尽体区域的影响。
载流子传输与未掺杂沟道
FinFET架构的一个关键物理优势是它能够使用未掺杂或轻掺杂的沟道体。在平面器件中，历史上需要重沟道掺杂来抑制短栅长时的穿通泄漏，但这种掺杂会引入电离杂质散射，从而降低载流子迁移率并导致RDF引起的阈值电压变异性。FinFET的几何静电控制消除了对这种重掺杂的需求，同时提高了载流子迁移率、降低了变异性并增加了导通电流。
FinFET中的漏极电流遵循与平面MOSFET相同的基本漂移-扩散框架，其中电流由反型电荷密度和载流子表面迁移率的乘积决定：
I_{ds} = (W/L) * Q_{inv} * μ_{ns} * V_{ds}
其中W是有效沟道宽度（包括两个鳍侧壁和顶面），L是沟道长度，Q_inv是反型层薄层电荷密度，μ_ns是载流子表面迁移率。FinFET中的有效沟道宽度约为鳍高度的两倍加上鳍宽度，这意味着在给定的占位面积内，更高的鳍能提供更大的驱动电流。然而，由于反型层中界面散射增加，表面迁移率本质上低于体迁移率，因为反型层中的平均垂直电场直接决定了散射强度。
亚阈值行为与热力学极限
FinFET中的亚阈值电流与平面器件一样，遵循对栅极电压的指数依赖性：
I_{ds} ∝ exp(q*V_{gs} / (η*k*T))
其中η是亚阈值斜率因子，k是玻尔兹曼常数，T是绝对温度，q是电子电荷。相应的亚阈值摆幅为S = η × 60 mV/decade（在300 K时）。FinFET架构通过改善栅极到沟道的电容耦合，将η降低到其理想值1附近，从而在等效沟道长度下，与平面器件相比，实现了更陡峭的亚阈值斜率和更低的关态泄漏。这个热力学约束——室温下最小60 mV/decade的亚阈值摆幅——构成了任何MOSFET架构中进一步缩放阈值电压的基本物理障碍。
工艺原理
鳍的形成与关键尺寸控制
鳍的形成工艺——涉及硅衬底或绝缘体上硅（SOI）层的光刻图案化和各向异性刻蚀——可以说是FinFET制造中最关键的工艺步骤，因为鳍宽度直接决定了体因子，进而决定了器件的静电完整性。减小鳍宽度可以改善短沟道效应抑制，但增加了图案定义和刻蚀轮廓控制的难度。先进节点采用自对准双重 patterning(SADP)技术，以达到超出单次曝光光学光刻分辨率限制所需的鳍尺寸。
鳍高度也起着方向性作用：增加鳍高度会提高有效沟道宽度和驱动电流，但会增加深宽比，使后续的栅介质沉积、栅极填充和源/漏外延更具挑战性。鳍宽度和鳍高度之间的相互作用本质上是在静电控制（倾向于窄而高的鳍）和工艺可制造性（倾向于宽而矮的鳍）之间的权衡。
栅极堆栈工程
FinFET中的栅极堆栈普遍采用高k介质和金属栅极（HKMG）技术，以在无过量栅极泄漏的情况下实现足够的电容耦合。高k介质沉积的保形性——通常通过原子层沉积（ALD）实现——至关重要，因为栅介质必须均匀地覆盖垂直的鳍侧壁，在这些侧壁上，气相前驱体传输受限于高深宽比的几何结构。沿鳍轮廓的栅介质厚度变化会导致不均匀的阈值电压和退化的可靠性。
金属栅极材料的功函数设定了NFET和PFET器件的阈值电压。在FinFET中，未掺杂的沟道意味着栅极功函数成为主要的阈值电压调节旋钮，取代了平面器件中使用的沟道掺杂工程。这增加了阈值电压对金属栅极组成和沉积均匀性的敏感性*（工程实践）*。
源/漏工程与应力集成
通过选择性外延生长形成的抬升式源/漏结构对于FinFET降低串联电阻至关重要，因为薄的鳍几何结构本身限制了可用于电流传导的横截面积。对于基于SOI的FinFET，一种方法涉及在鳍结构下方引入多孔半导体层，并通过高温氧化将其转换为埋氧层（BOX），同时保留上方薄的非多孔硅层，作为应变源/漏外延的模板。这种方法旨在结合SOI衬底的几何均匀性优势与应变源/漏区的迁移率优势。
通过晶格失配外延源/漏材料进行的应力工程在沟道中引入单轴压应变或张应变，从而改变能带结构和有效质量以增加载流子迁移率。方向性相互作用很明确：更大的晶格失配会带来更大的应变和迁移率提升，但超过临界厚度后，通过失配位错产生而导致的应变弛豫会消除这种优势并引入缺陷。因此，必须仔细管理后续高温工艺步骤的热预算，以保持外延源/漏区的应变状态。
自对准栅极形成
最初的FinFET概念采用自对准双栅极工艺，其中重掺杂多晶硅（poly-Si）薄膜包裹住鳍，并通过该薄膜刻蚀出一个间隙来定义栅极长度，介质隔离墙进一步减小了有效栅极尺寸。这种自对准方法确保栅极自然地与源极和漏极区域对齐，无需单独的栅极光刻对准步骤，这在亚20纳米尺寸下将极具挑战性。因此，栅极长度由源/漏延伸区和隔离墙之间的间隙决定，使得隔离墙尺寸控制成为器件性能和变异性的关键决定因素。
挑战与失效模式
鳍轮廓变异性
FinFET制造中最显著的失效模式之一是鳍宽度变化。在体硅FinFET器件中，鳍宽度受浅槽隔离（STI）回刻均匀性的影响，引入了器件间的变异性。基于SOI的FinFET通过由BOX上方硅层厚度（在晶圆制造期间控制，而非STI工艺期间）定义鳍宽度来缓解此问题。然而，SOI FinFET引入了与BOX形成工艺相关的自身挑战，例如多孔硅层氧化不完全导致残留的硅岛以及介质可靠性问题。
鳍侧壁上的线边缘粗糙度（LER）是另一个持续的挑战*（工程实践）。由于沟道形成在这些侧壁上，LER直接转化为沟道长度和宽度的变化、阈值电压失配以及退化的亚阈值特性（工程实践）*。
角效应
在栅极覆盖顶面和两个侧壁的三栅极FinFET中，这些表面相交的角部会因几何场集中而经历增强的电场。这种角效应可能导致角部过早反型，形成寄生导电通路，从而扭曲阈值电压和亚阈值特性。有人提出在角部位置增加体掺杂作为缓解策略，但这会部分抵消未掺杂沟道的优势。
自热效应
焦耳热被确定为影响FinFET性能的主要二次机制，特别是在高场操作下。被低热导率栅介质和（在SOI变体中）埋氧层包围的鳍几何结构创造了一个热隔离的沟道，其散热效率低于体硅平面器件。自热效应通过增加的声子散射降低了载流子迁移率，提高了互连电阻，并可能加速诸如偏置温度不稳定性等退化机制。
栅极氧化层隧穿
随着鳍尺寸和栅极长度的缩小，栅介质也必须缩放以维持电容耦合，但这种缩放最终受到量子力学隧穿的限制。低于某个介电厚度，从沟道到栅极的直接隧穿电流变得显著，导致栅极泄漏，从而降低器件可靠性并增加静态功耗。使用高k介质材料通过在给定的等效氧化层厚度下提供更高的物理厚度来缓解此问题，但高k材料会引入其自身的挑战，包括固定电荷、界面态密度以及由远程声子散射引起的迁移率退化*（工程实践）*。
外延源/漏中的应力弛豫
在应变源/漏方法中，用于在多孔硅基SOI FinFET中形成BOX的高温氧化步骤会施加一个热预算，有可能导致先前形成的源/漏和栅极结构中的应力弛豫或掺杂剂扩散。如果多孔层上方的非多孔硅层太薄或在氧化过程中被消耗，则外延模板质量会下降，导致缺陷或应力无法完全传递到沟道。不完全的孔隙化或不充分的氧化会在BOX中留下残留的硅，损害介质完整性并可能导致泄漏路径。
技术节点演进
从28纳米平面到FinFET的引入
28纳米平面工艺流代表了产业界在向FinFET架构过渡之前最后一个主流的平面互补金属氧化物半导体（CMOS）节点。在28纳米及以上节点，平面MOSFET仍能通过沟道工程和栅极堆栈优化实现可接受的静电控制。然而，平面体硅MOSFET的基本缩放极限在大约25-30纳米栅极长度时达到，因为无法在不让迁移率和变异性遭受不可接受的惩罚的情况下抑制短沟道效应。
FinFET架构早在2000年就已通过实验验证，自对准双栅极器件可扩展到20纳米，实验性栅极长度小至17纳米，这确立了基于鳍的多栅极概念的可行性。这项早期工作在SOI衬底上使用电子束光刻完成，面临着成本和可量产性方面的挑战，从而延缓了工业应用。
14纳米FinFET节点
14纳米FinFET节点代表了第二代FinFET技术，与最初的22纳米FinFET引入相比，具有优化的鳍尺寸、改进的HKMG堆栈以及更复杂的应力工程。在此节点，鳍宽度的减小和栅极长度的缩放要求SADP和基于隔离墙的间距划分取得进展，以实现所需的图案密度。还引入了鳍切割沟槽工艺，以在特定位置隔离鳍结构，用于器件隔离和布局灵活性。
7纳米FinFET与缩放极限
7纳米FinFET节点将该架构推向了其实用极限。低于几纳米的鳍宽度因角效应、增加的变异性以及减小的有效沟道宽度而导致栅极控制退化。在这些尺寸下，超薄沟道中的量子限域效应变得显著，影响阈值电压和载流子迁移率。使用多鳍器件结构来增加总驱动电流，但这会消耗面积并部分抵消密度优势。
7纳米之后：向GAA的过渡
在大约5纳米以下，即使是FinFET架构也面临基本的可缩放性限制。产业界正在转向环绕栅极（GAA）架构，特别是多桥通道FET（MBCFET）或纳米片结构，其中栅极在所有侧面上完全包围沟道。对于给定的沟道横截面，GAA几何结构提供了可能最高的静电控制，进一步降低了DIBL、亚阈值斜率退化和关态泄漏。多桥结构允许通过堆叠多个水平纳米片来调整有效沟道宽度，从而无需激进的横向尺寸缩减即可实现性能缩放。
相关工艺
FinFET的制造与几个相邻的工艺模块紧密相连。鳍的图案化序列依赖于有源区定义和STI形成，这些为鳍建立了隔离框架*（工程实践）*。多晶硅沉积和栅极刻蚀工艺定义了包裹鳍的栅电极，而轻掺杂漏极工程控制着延伸区的轮廓，以在最小化短沟道效应的同时保持低串联电阻。
在某些FinFET流程中，使用氧化层凹口刻蚀步骤在鳍附近的STI氧化层中形成凹陷，从而实现栅极包裹和源/漏外延生长。在栅极图案化之后，光刻胶去除工艺必须实现从高深宽比鳍结构中完全去除有机残留物，同时不损伤栅介质。FinFET器件上方的互连层采用大马士革铜金属化工艺，在光刻步骤中使用抗反射涂层来控制来自下方形貌的反射率。
未来展望
从FinFET到GAA MBCFET架构的过渡是亚3纳米技术节点的主导趋势。然而，这一过渡带来了新的挑战，包括纳米片沟道中的量子限域、表面粗糙度散射以及用于源/漏隔离的内部隔离墙形成的复杂性。
正在探索替代沟道材料，以解决超薄硅沟道的迁移率限制问题。硅锗（SiGe）、锗（Ge）、III-V族化合物半导体以及诸如过渡金属二硫属化物等二维（2D）材料，在深度缩放的尺寸下可能提供比硅更高的载流子迁移率。然而，这些材料带来了集成挑战，包括与衬底的晶格失配、可能与现有栅极堆栈不兼容的热预算约束，以及与高k介质界面的兼容性问题。
另一个新兴方向是探索插入氧化层FinFET（iFinFET）架构，它在栅极附近引入额外的氧化层以增强栅极边缘场并改善静电完整性。这种方法旨在通过改善反型电荷的静电限域并减少泄漏路径来扩展FinFET概念，尽管它引入了固有的延迟惩罚和对栅极氧化层缩放的限制。
晶体管架构的持续演进反映了一个基本原则：随着尺寸缩放接近原子极限，架构创新而非简单的几何缩放成为持续性能提升的主要推动力。FinFET首创的多栅极控制范式在可预见的未来仍将是半导体器件工程的核心，无论是通过GAA纳米片、二维材料沟道还是新颖的栅极堆栈设计。