引言
直接键合互连（DBI）是一种平面化、无凸点的键合技术，通过低温下同时实现电介质与电介质、金属与金属的键合，形成芯片到芯片或晶圆到晶圆的电连接。DBI也称为混合键合，已成为先进异构集成的关键使能技术，因为它能够实现接近亚微米间距的互连密度——远远超出了传统焊料微凸点的缩放极限。在传统封装中，焊点在大约25 µm间距以下会面临桥接、电迁移和共面性限制等基本物理约束。DBI通过完全消除焊料和底部填充来规避这些限制，转而依赖原子级表面相互作用来形成机械和电连接。
DBI在现代半导体制造中的重要性源于两大行业趋势的融合：传统平面摩尔定律缩放放缓，以及2.5D/3D异构集成的兴起。随着逻辑、存储和传感器技术被分解为专用小芯片（chiplet），这些芯片之间的互连密度成为系统性能、延迟和能效的主要决定因素。DBI提供了焊料无法实现的互连间距缩放路径，使得亚微米间距的堆叠SRAM子存储体和与硅通孔（TSV）基础设施兼容的DRAM-on-logic堆叠架构成为可能。
在后段工艺（BEOL）和封装演进的更广泛背景下，DBI代表了从"凸点与底部填充"到"表面与退火"的范式转变。该技术与CMOS兼容，并利用了化学机械抛光（CMP）和等离子体活化等成熟工艺，使其对有先进铜双大马士革互连产能的代工厂而言易于采用。
物理原理与机理
电介质-电介质键合：第一阶段
DBI的物理基础始于电介质表面的直接键合——最常见的是二氧化硅（SiO₂）。当两个经过等离子体活化的SiO₂表面在室温下接触时，它们通过一系列原子级相互作用自发粘附。初始接触由范德华力和表面羟基（–OH）基团之间的氢键主导。随后，羟基缩合反应发生：两个相邻的硅醇基团（Si–OH）反应形成硅氧烷键（Si–O–Si），并副产水分子*（工程实践）*。这种共价键的形成是电介质键合获得永久机械强度的来源。
等离子体活化在降低键合温度方面起着关键作用。等离子体处理会产生高密度的表面羟基基团，并形成反应性亲水表面*（工程实践）*。这极大地增加了可用键合位点的数量，并加速了缩合反应，使得在环境温度下就能形成强共价键，而未经处理的表面则需要高温。
金属-金属键合：第二阶段
DBI中的电互连是在键合后退火过程中形成的，通常在150–400 °C范围内。在标准的Cu/SiO₂ DBI工艺中，铜焊盘在CMP后有意略微凹陷于周围电介质表面之下。当两个芯片表面被压合在一起时，SiO₂表面首先键合，在铜焊盘周围形成气密密封，并在相对的铜表面之间定义出一个纳米级的间隙。
在退火过程中，三种物理机制协同作用来闭合此间隙：
1 （工程实践）。热膨胀：铜的热膨胀系数高于SiO₂ 。随着温度升高，铜焊盘比周围电介质膨胀得更多，从而减小了焊盘间的间隙。 2. 蠕变与塑性变形：在高温下，铜发生应力驱动型蠕变，允许原子在差异膨胀产生的压应力下重新排列。 3. 原子扩散：Cu原子通过固态扩散（遵循菲克定律）跨过界面迁移，消除原始界面并形成连续的冶金连接。
第一阶段形成的电介质键合具有双重作用：它在退火前提供所需的机械对准和结构完整性，并在退火过程中将铜焊盘与环境氧气进行气密密封，抑制氧化，否则氧化会阻碍可靠的Cu–Cu键合。
界面能最小化
从热力学角度来看，整个DBI过程由界面自由能最小化驱动。两个原子级平坦且清洁的表面接触代表了一种高能态，因为表面原子具有未满足的键合*（工程实践）*。键合——无论是电介质共价键合还是金属扩散键合——通过跨越界面形成新键来降低这种界面能。这种热力学驱动力使得自发室温电介质键合成为可能，并驱动铜原子在退火过程中跨界面扩散。
工艺原理
表面制备与平面度
DBI中最关键的工艺参数是表面形貌*（工程实践）*。电介质表面必须达到亚纳米级粗糙度，以实现整个键合区域的原子级范德华接触。化学机械抛光（CMP）是实现这种平面度的主要工具，其控制可以说是键合质量最重要的决定因素。
DBI中的CMP与传统BEOL CMP不同，因为它必须同时控制两个表面：电介质场区和凹陷的金属焊盘。金属凹陷深度——有时称为"碟形凹陷"——被设计用来在键合后在相对的铜焊盘之间形成受控间隙。该间隙必须足够小，以便热膨胀和扩散能在退火过程中完全闭合它，但又不能太小，以免任何残余的凸起在电介质键合完成之前导致过早的金属接触。
CMP过程中的图形密度效应会在电介质厚度和铜凹陷方面引入系统性不均匀性。由于CMP去除率取决于局部压力，而局部压力随图形密度变化，因此铜密集区域可能与稀疏区域抛光不同。这种交互作用长度尺度与DBI结构中的互连间距相当，使得密度感知的CMP优化至关重要。设计可制造性（DFM）规则（如虚拟填充）有助于缓解这些影响，但它们引入了寄生电容和设计复杂性，在可制造性和性能之间造成权衡。
等离子体活化
电介质表面必须在键合前进行活化。等离子体处理有两个目的：产生富含羟基的亲水性表面，并去除有机污染物*（工程实践）*。活化表面的密度和化学特性直接决定了初始室温键合的强度以及实现完全共价键合所需的温度。活化不足会导致初始键合强度弱，进而在后续处理或退火过程中导致分层。
退火温度与时间
键合后退火是形成电互连的阶段。温度直接控制铜扩散速率和间隙闭合程度。在较高的退火温度下，热膨胀引起的间隙闭合更完全，原子扩散更快，允许更大范围的初始间隙高度形成可靠连接。研究表明，在足够高的退火温度下，具有不同初始Cu间隙高度的互连实现了相似的每连接电阻，表明热能足以克服间隙变化。
在较低的退火温度下，工艺窗口显著变窄。中等间隙高度显示出最低的电阻，而过小和过大的间隙都可能失效*（工程实践）*。低温下的失效归因于纳米级界面效应——不完整的原子级接触和不足的扩散——这些效应无法通过常规扫描电子显微镜（SEM）截面观察到。这表明低温下的主导机制是界面限制而非体晶粒扩散限制。
退火时间与温度根据扩散动力学相互作用：较低温度下较长时间可以实现与较高温度下较短时间相似的扩散长度，但由于扩散系数的指数温度依赖性，这种关系是非线性的*（工程实践）*。实际含义是低温退火需要更长的工艺时间（降低产能）或更严格的间隙控制（增加CMP难度）。
对准精度
DBI中的互连密度由光刻定义，但可实现的密度受限于键合设备的对准精度。最先进的键合机可实现亚微米对准，这直接决定了可实现的最小间距。未对准会减小相对金属焊盘之间的有效接触面积，增加电阻，在极端情况下会导致开路。
污染控制
DBI对颗粒污染异常敏感*（工程实践）。键合表面上的单个颗粒会产生从颗粒处径向延伸的宏观空洞，阻止受影响区域的电介质和金属键合。因此，洁净室等级和键合前清洗规程是关键工艺参数（工程实践）*。要求比基于焊料的键合严格得多，因为熔融焊料可以容纳轻微的表面不规则性。
挑战与失效模式
不完整的间隙闭合
当铜凹陷太深或退火温度不足时，相对的铜焊盘可能无法完全接触。这会导致高电阻或开路互连。物理解释是铜的热膨胀不足以桥接间隙，并且给定温度下的扩散长度太短，无法形成连续的冶金接头。如前所述，这种失效模式尤其隐蔽，因为横截面SEM分析在微米尺度上可能显示间隙已闭合，而纳米级空隙仍存在于界面处。
铜氧化
尽管电介质优先键合策略在退火过程中将铜与环境密封，但键合前氧化仍然是一个问题。如果铜焊盘在CMP和键合之间暴露于大气中，会形成一层原生氧化物。这种氧化物在低温退火过程中不易被还原，并充当扩散阻挡层，阻止Cu–Cu原子相互扩散。结果是形成高电阻或非欧姆互连。缓解此问题的工艺策略包括原位CMP-to-键合工作流程，或在键合过程中被去除或移位的钝化层。
图形密度引起的不均匀性
在具有五个或更多金属层的多层DBI结构中，CMP不均匀性变得越来越难以控制。整个芯片上的图形密度变化会导致电介质厚度和铜凹陷的局部差异。虽然DBI互连对中等不均匀性表现出一定的鲁棒性，但过度的变化会导致某些区域铜间隙过大（导致开路）或过小（导致过早金属接触和电介质键合破坏）。
电介质键合空洞
SiO₂–SiO₂键合中的空洞可能源于捕获的颗粒、表面粗糙度变化或等离子体活化不足。这些空洞不仅降低了机械键合强度，还可能为湿气进入创造路径，导致长期可靠性退化。由于电介质键合必须在退火过程中气密密封铜互连，电介质键合的任何破坏都可能损害铜接头的氧化保护。
热机械应力
在将DBI与焊料基互连相结合的混合堆叠架构中，DBI键合区域与焊料附着区域之间的热膨胀系数（CTE）失配会在温度循环期间产生集中的热应力。这种应力可能在DBI界面处引发裂纹萌生，或导致焊点疲劳失效。管理这一点需要仔细考虑堆叠架构，并可能需要应力缓冲层或机械增强。
对准引起的失效
键合芯片之间的未对准会减小相对铜焊盘的有效重叠面积。在细间距下，即使是亚微米级的未对准也会显著减小接触面积，增加电阻。在菊花链测试结构中，这表现为链电阻升高或间歇性开路*（工程实践）*。对于芯片到晶圆（C2W）键合，挑战会放大，因为每个芯片必须单独对准和放置，使得产能和对准精度成为组合权衡。
技术节点演进
28 nm时代与2.5D集成
在28 nm技术节点，异构集成主要由基于焊料的微凸点和硅通孔（TSV）提供。互连间距通常为40 µm或更大，并使用底部填充来管理热机械应力。DBI处于早期开发阶段，演示验证了可行性但制造采用有限*（工程实践）*。在此节点探索DBI的主要驱动力是认识到焊料缩放将在40 µm间距以下遇到基本物理极限，原因是凸点塌陷、桥接和电迁移。
14 nm与混合键合的兴起
到14 nm节点，随着基于小芯片的架构获得牵引力，基于焊料的互连的局限性变得更加严重。DBI开始从研究转向早期制造，尤其是在晶圆到晶圆（W2W）格式中。在此阶段，生产环境中演示了约3 µm铜焊盘直径，代表了相对于焊料替代方案的显著间距缩小。DBI与多层BEOL结构的集成也成为一个焦点，因为代工厂需要确保与现有铜双大马士革工艺和垂直互连访问基础设施的兼容性。
此时代的关键经验是CMP过程中铜碟形凹陷与侵蚀控制的重要性。铜相对于电介质表面的凹陷深度直接决定了初始芯片间间隙，并且该间隙必须设计为可通过退火工艺闭合。研究表明，凹陷深度和退火温度的综合效应定义了工艺窗口，较高的退火温度对间隙变化提供了更大的容忍度。
7 nm与亚微米间距
在7 nm节点及以后，DBI已成为先进3D存储和逻辑堆叠的必需品。亚10 µm间距DBI已用于芯片到芯片混合，而亚微米间距则瞄准未来的存储体级堆叠。向更细间距的推进要求更严格的对准、更好的表面平面度和更严格的污染控制*（工程实践）*。
7nm FinFET和14nm FinFET工艺流程说明了DBI必须与之接口的BEOL复杂性——多个金属层，每层都有其自身的CMP和刻蚀挑战，最终形成必须满足DBI异常高的平面度要求的键合表面。挑战因以下事实而加剧：BEOL金属层通常为芯片内性能而优化，而非为键合界面的表面平面度而优化。
7 nm之后：异构集成
展望7 nm节点之后，DBI正在被集成到在同一堆叠中结合无焊料和焊料基互连的架构中。例如，底部逻辑芯片和中间中介层可以通过DBI连接，而上面的存储芯片堆叠则在裸露的TSV上使用传统焊料凸点。这种混合方法允许在密度最关键的地方应用DBI的细间距优势，同时对间距不那么关键的组件保留焊料兼容性。
相关工艺
用于DBI表面的CMP
CMP是与DBI关系最密切的上游工艺。DBI键合表面通常是多层BEOL堆叠的最顶层金属/电介质层，其质量完全由最终CMP步骤决定。CMP工艺必须在管理图形密度效应的同时，实现整个芯片的全局平面度、特征尺度的局部平面度以及受控的铜凹陷。这比对传统BEOL CMP的要求要严格得多，在传统BEOL CMP中，几纳米内的局部碟形凹陷是可容忍的。用于DBI表面的CMP工艺也与前金属电介质平面度相关，因为来自较低层的累积形貌向上传播，必须在键合前得到校正。
TSV集成
DBI通常与3D堆叠架构中的TSV配对使用。TSV提供穿过硅衬底的垂直电气路径，而DBI提供水平方向的芯片间连接。这两个工艺必须协同优化：TSV露出高度和DBI表面上的铜焊盘平面度必须匹配，并且TSV引起的应力不能破坏键合界面。在存储堆叠架构中，专用电源TSV从底部逻辑芯片向顶部存储芯片输送电流，而信号互连则使用DBI进行细间距数据连接。
等离子体活化与表面清洗
在键合之前，电介质表面要立即进行等离子体活化和最终清洗。这些步骤决定了可用于共价键合的羟基基团密度，以及有机和颗粒污染的水平*（工程实践）*。等离子体化学、功率和曝光时间是工艺参数，它们与电介质材料特性相互作用，必须进行调整以产生亲水、清洁且无损伤的表面。
低能量接触工程
低能量接触工程的概念——通过界面质量而非高温工艺来最小化接触电阻——与DBI具有哲学上的共通性。两种方法都旨在原子级形成低电阻连接，而不依赖于可能损坏下方器件的高热预算。DBI的低温金属键合（150–400 °C）本质上是一个低能量工艺，相比于通常需要更高温度和施加压力的焊料回流或热压键合。
未来展望
DBI的未来受到异构系统中对更高互连密度和更低寄生延迟的持续需求的驱动。几个新兴趋势正在塑造研究方向：
亚微米间距缩放：目前亚10 µm间距的DBI演示预计将扩展到亚1 µm，并最终达到亚0.1 µm间距。这将需要对对准精度、表面平面度和键合焊盘的光刻定义进行相应的改进。在这些间距下，互连横截面变得与先进BEOL通孔相当，模糊了封装与片上互连之间的界限。
替代金属：虽然铜主导当前的DBI工艺，但正在探索特定应用中替代或合金化的金属，如钨、钴或钌。这些金属可能在抗氧化性、扩散特性或与特定器件堆叠的兼容性方面提供优势。
C2W制造：虽然W2W DBI已实现大规模制造，但芯片到晶圆（C2W）键合——允许已知良好芯片选择和异构混合——正在迅速成熟。C2W在芯片贴装精度和划片后表面质量方面面临额外挑战，但在异构集成的良率和灵活性方面提供了显著优势。
混合焊料-DBI堆叠：在同一堆叠中结合DBI和焊料互连的架构正在成为逐步采用DBI的实用途径。这些允许制造商在间距密度至关重要时利用DBI，同时为传统或粗间距组件保留焊料。
与3D存储的集成：将DBI用于存储体级堆叠——例如，在上层和下层芯片之间分拆SRAM子存储体——代表了从传统基于TSV的3D存储的范式转变。通过将互连引入到存储体级而非芯片级，DBI能够大幅降低位线和字线寄生效应，从而同时提高带宽和能效。
随着DBI的持续成熟，其采用将日益模糊前段工艺（FEOL）、后段工艺（BEOL）和封装之间的传统界限*（工程实践）*。该工艺本质上是一个表面科学挑战，其进步将取决于CMP、等离子体处理、计量学和污染控制方面的持续进展——这些正是支撑所有先进半导体制造的相同工艺支柱。