引言
刻蚀停止层（ESL）是在半导体器件堆叠中沉积的一层薄薄的、选择性耐蚀刻的薄膜，其作用是在图案转移过程中，于精确界定的材料界面处终止刻蚀工艺，从而防止过刻蚀、交叉污染以及对底层结构的意外损坏 。在现代半导体制造中，ESL是不可或缺的集成元件，在激进的各向异性刻蚀步骤中，它保护着鳍式侧壁、浅沟槽隔离（STI）、高k金属栅极（HKMG）区域以及互连结构 。ESL同时充当物理屏障、化学刻蚀选择性界面和工艺集成推动者——这些角色必须通过谨慎的材料工程来平衡 。
ESL的根本重要性源于这样一个事实：没有一种单一的刻蚀化学物质能在两种材料之间表现出无限的选择性 。随着图案尺寸缩小和深宽比增加，对过刻蚀的容忍度会迅速降低*(工程实践)*。ESL提供了一个定义明确的材料边界，刻蚀前沿在此处停止——或至少显著减慢——因为其化学性质（例如，氮化硅、碳化硅、氧化铝）被选择为对周围介质或金属层所用的刻蚀剂具有高耐受性 。在先进的FinFET和环栅（GAA）架构中，ESL在栅极图案化过程中保护敏感的HfO₂或TiN层，并防止在接触孔形成过程中钨或硅化钴的回刻蚀突破有源区 。
除了简单的刻蚀终止作用外，ESL还作为阻挡扩散层，阻止可能在退火过程中改变薄膜化学计量比的氢或氧物种；作为多重图案化方案（如自对准四重图案化SAQP）中的掩模辅助层；以及作为支撑后续选择性沉积、化学机械平坦化（CMP）和退火步骤的结构元件 。在后段工艺（BEOL）互连中，ESL（通常是氮化硅或碳氮化硅）充当铜扩散阻挡层和通孔着陆层，从而实现自对准双大马士革集成 。晶体管和互连微缩的成功越来越依赖于这些薄夹层的工程设计行为，它们既充当结构元件也充当工艺控制元件 。
物理原理与机制
刻蚀选择性与化学耐受性
任何ESL的核心物理原理是刻蚀选择性——即目标刻蚀材料的刻蚀速率与ESL材料的刻蚀速率之比 。选择性源于化学键能、反应产物挥发性和表面反应动力学的差异 。例如，氟基等离子体通过形成挥发性SiF₄来轻易刻蚀SiO₂，但氮化硅（SiNₓ）的刻蚀速度较慢，因为Si–N键更强，且含氮副产物在相同条件下挥发性较低 。正是这种差异反应速率使得相对较薄的ESL能够阻止刻蚀前沿 。
其化学机制可描述为目标介质的反应离子增强化学刻蚀与ESL的钝化限制刻蚀之间的竞争 。当刻蚀前沿到达ESL时，等离子体自由基和离子与化学性质不同的表面相互作用 。如果ESL材料形成非挥发性钝化产物（例如，Al₂O₃上的AlF₃或SiC上的聚合氟碳化合物），刻蚀速率会急剧下降，该层有效地"停止"了刻蚀 。这种选择性并非真正无穷大——ESL被缓慢消耗——但在工艺窗口内足以保护底层 。
共形性与台阶覆盖
在诸如FinFET鳍片和GAA纳米片沟道这样的三维结构中，ESL必须共形地涂覆所有暴露表面——顶部、侧壁和底部——且厚度均匀 。这一要求由表面反应限制沉积动力学主导 。原子层沉积（ALD）通过自终止化学吸附实现这一点：有机金属前驱体分子以饱和方式吸附到反应性表面位点上，随后的共反应物暴露去除配体并使薄膜致密化 。由于每个反应周期是自限性的，薄膜厚度取决于周期数而非局部气相浓度梯度，从而即使在高深宽比特征中也能实现出色的台阶覆盖 。
等离子体增强原子层沉积（PEALD）引入了额外的物理原理 。远程等离子体配置产生反应性自由基（例如，N*、O*、H*），这些自由基扩散到衬底表面并降低表面反应的活化能，从而在低温衬底温度下实现薄膜致密化 。自由基扩散——而非定向离子轰击——主导表面活化，这对于窄鳍片和环绕沟道有利，因为在这些结构中离子方向性会产生侧壁损伤 。等离子体鞘层物理决定了离子能量：低功率和远程配置减少了鞘层加速，从而最大限度地减少敏感器件区域中的晶格损伤和电荷俘获 。
阻挡层与扩散物理
ESL也充当扩散阻挡层*(工程实践)*。其机制是固态扩散限制：ESL材料必须具有足够致密的非晶或微晶微观结构，且具有低互连自由体积，从而使扩散物种（Cu、H、O）在间隙或晶界传输时遇到高活化势垒 。氮化硅作为铜扩散阻挡层是有效的，因为它致密的Si–N网络几乎没有为Cu⁺间隙扩散留下路径 。氢扩散则更为微妙——SiNₓ本身含有氢（以N–H和Si–H键形式存在），过量的氢在退火过程中可能扩散到栅极堆叠中，改变阈值电压 。因此，工程化ESL的氢含量和键合构型是关键的器件物理考量 。
工艺原理
衬底温度
衬底温度控制着前驱体冷凝（温度过低 → 物理吸附多层，密度差）与解吸（温度过高 → 用于化学吸附的表面停留时间不足）之间的平衡 。对于PEALD，低温使工艺能够满足底层材料施加的热预算约束，但温度必须足够高以确保在等离子体步骤中配体完全去除 。升高温度通常会增加薄膜密度并减少氢掺入，但也会缩小ALD窗口，即自饱和行为得以维持的范围 。交互方向为：较高温度 → 密度更高、含氢量更低的薄膜，但存在失去自限行为的风险 。
等离子体功率与配置
等离子体功率决定了到达晶圆表面的反应物种的通量和能量*(工程实践)*。远程等离子体配置将自由基产生与离子轰击解耦：自由基各向同性扩散，而离子主要被等离子体鞘层约束 。增加等离子体功率会增加自由基密度，从而加速配体脱离和薄膜致密化——但也会增加离子能量通量，这可能导致物理溅射、氢掺入以及对鳍片侧壁和栅极堆叠的电荷损伤 。交互方向为：较高等离子体功率 → 更快、更致密的沉积，但离子诱导损伤的风险更高 。脉冲等离子体操作提供了前驱体吸附与等离子体激活之间的时间分离，使吸附步骤能在无离子干扰下进行，而激活步骤可独立优化 。
脉冲时序与周期设计
ALD脉冲时序——前驱体剂量、暴露、吹扫、共反应物剂量和吹扫——控制着复杂形貌中的表面饱和 。在高深宽比特征中，前驱体分子必须在饱和表面位点之前扩散到深沟槽中 。暴露时间不足会导致特征底部覆盖不完全；吹扫时间不足会导致气相CVD反应，破坏自限行为*(工程实践)*。交互方向为：更长的暴露/吹扫时间 → 深特征中更好的共形性，但产量较低 。
刻蚀工艺参数与ESL交互作用
从刻蚀角度来看，ESL的有效性取决于刻蚀化学物质、离子能量和压力 。反应离子刻蚀工艺必须经过调整，以使目标介质与ESL之间的刻蚀速率比最大化 。较高的离子能量可改善各向异性，但也会增加ESL消耗速率，从而降低有效选择性 。较低的压力可改善方向性，但可能减少化学刻蚀成分，从而改变选择性 。工艺工程师必须共同优化沉积和刻蚀参数，使ESL能足够持久地保护底层，同时不引入过多的寄生电容或电阻 。
挑战与失效模式
台阶覆盖不良
在高深宽比的FinFET和GAA结构中，ESL覆盖不完全会使部分侧壁或沟槽底部得不到保护 。当后续刻蚀到达这些暴露区域时，会发生局部过刻蚀，导致鳍片凹陷、栅极长度变化或STI损伤 。物理原因是前驱体向深特征中的扩散不足——要么是由于暴露时间太短，要么是因为沉积方法（例如，传统CVD）存在气相反应组分，该组分在特征开口附近消耗前驱体，形成"面包形"轮廓，从而阻塞了通往底部区域的通道 。
等离子体诱导损伤
PEALD的等离子体步骤可能损坏敏感器件区域*(工程实践)*。来自等离子体鞘层的离子轰击将动能传递给衬底，在鳍片侧壁中移位原子或在栅极电介质中创建电荷陷阱 。这对于高k电介质尤其成问题，因为俘获的电荷会改变阈值电压 。其机制是通过等离子体鞘层的离子动量传递：较高的等离子体功率和直接（非远程）配置会增加离子能量分布，从而提高晶格位移和电荷积累的概率 。远程等离子体和脉冲操作可缓解此问题，但代价是沉积速度较慢或配体去除不完全 。
线边缘粗糙度与微沟槽
如果ESL厚度或成分不均匀，刻蚀前沿可能无法在整个晶圆上均匀终止 。ESL密度或化学计量的局部变化会产生刻蚀耐受性的变化，导致图案化特征中出现线边缘粗糙度（LER）。微沟槽——特征边缘处的增强刻蚀——可能发生在离子被侧壁反射聚焦且由于沉积阴影效应使ESL在侧壁拐角处较薄的情况下 。这些效应会降低接触孔刻蚀的保真度，并可能导致接触电阻变化 。
残余应力与分层
ESL材料（特别是通过PECVD沉积的SiNₓ）可能具有高残余拉伸或压缩应力 。过高的应力会导致鳍片变形、图案位移或在后续热循环中薄膜分层 。物理机制是热膨胀不匹配：ESL与周围材料具有不同的热膨胀系数，高温退火会产生应力，该应力可能超过ESL-衬底界面的粘附能 。
牺牲材料残留与通孔着陆错误
在使用牺牲通孔填充的先进BEOL方案中，ESL必须为沟槽着陆提供可靠的刻蚀停止 。如果ESL厚度或成分不均匀，沟槽刻蚀可能会在某些位置突破ESL（过刻蚀到下层金属中），并在其他位置提前停止（通孔开口不完全）。通孔内部残留的牺牲有机材料——由刻蚀选择性不足或去除不完全引起——会提高通孔接触电阻，并可能导致断路失效 。
技术节点演进
28纳米及更早：平面CMOS
在28纳米平面节点及更早的技术中，ESL主要在后段工艺互连中用作铜扩散阻挡层和通孔着陆层 。通过PECVD沉积的氮化硅是主要的ESL材料 。要求相对宽松：特征深宽比适中，共形性需求可通过CVD方法满足*(工程实践)*。ESL也出现在多层抗蚀剂方案中，其中中间SiO₂ ESL将图案从薄的光刻胶转移到厚的平坦化层，利用了O₂ RIE对SiO₂的高选择性 。刻蚀选择性物理原理简单明了——有机平坦化层在氧等离子体中刻蚀迅速，而无机ESL则阻止了刻蚀 。
14纳米：FinFET过渡
向14纳米FinFET的过渡引入了具有垂直侧壁的三维鳍片结构 。共形性成为关键挑战：ESL必须以均匀的厚度涂覆鳍片顶部、侧壁和STI沟槽底部 。CVD方法在垂直鳍片侧壁上显示出不足的台阶覆盖，推动了ALD和PEALD的采用 。通过PEALD沉积的SiNₓ ESL提供了所需的共形性，同时保持了与HKMG堆栈兼容的低热预算 。ESL还承担了新角色：在间隔层刻蚀和栅极图案化过程中保护鳍片侧壁，以及在接触模块中作为扩散阻挡层 。
7纳米及以下：高深宽比与GAA
在7纳米FinFET及以下技术中，某些结构中的鳍片深宽比超过20:1，对过刻蚀的容忍度缩减至亚纳米级别 。传统的热ALD无法同时满足这些节点对低热预算、高共形性和低损伤的要求 。低温PEALD——使用有机金属前驱体配合远程等离子体激活——成为首选方法，可实现高薄膜密度和优异的刻蚀耐受性，同时最大限度地减少等离子体损伤 。在5纳米和3纳米节点，环栅（GAA）纳米片结构要求ESL不仅要共形地包覆垂直侧壁，还要包覆悬浮沟道的水平表面 。远程PEALD的自由基扩散主导激活在此至关重要，因为定向离子轰击无法到达悬浮纳米片的底面 。
在后段工艺中，超越N2技术节点的间距微缩推动了自对准通孔方案的发展，这些方案使用牺牲通孔填充和中间ESL进行沟槽着陆，以减少对准敏感度并改善沟槽轮廓 。这些方案对ESL的刻蚀选择性和均匀性提出了严格要求，因为任何突破或过早停止都会直接转化为良率损失 。
相关工艺
ESL并非孤立运作——它深深地嵌入在工艺集成流程中*(工程实践)*。在栅极先行的HKMG集成中，TaN ESL沉积在高k电介质和覆盖TiN层之上，作为功函数金属（WFM）图案化过程中的刻蚀停止；栅极堆叠由界面层（IL）/HK/TiN（覆盖层）/TaN（ESL）/TiN（p-WFM）/W组成，其中ESL可防止在各项异性等离子体刻蚀过程中HfO₂或TiN的不必要凹陷 。这直接连接到接触孔刻蚀停止层工艺以及定义最终栅极尺寸的回刻蚀步骤 。
在BEOL双大马士革集成中，底部ESL既作为通孔刻蚀过程中的刻蚀停止层，又作为防止铜扩散到层间电介质（ILD）的扩散阻挡层 。中间ESL——添加在通孔和沟槽介质层之间——提供了沟槽着陆表面，使沟槽轮廓变直，其在沟槽刻蚀过程中的去除打开了通孔连接 。这连接到在通孔图案化后打开ESL的突破刻蚀工艺，以及连接到在ESL突破后清洁通孔底部的EKC后刻蚀残留物去除步骤 。
在前端工艺中，ESL用于间隔层定义的多重图案化流程，在这些流程中，它们通过多次刻蚀和剥离循环支持硬掩模选择性，以及用于外延源/漏形成，其中SiGe ESL为衬底转移和背侧接触形成提供选择性刻蚀边界 。因此，ESL是一个跨领域的集成元素，同样出现在光刻、刻蚀、沉积和平坦化模块中 。
未来展望
几个新兴趋势正在重塑ESL技术*(工程实践)*。**区域选择性沉积（ASD）**有望通过仅将阻挡层和刻蚀停止材料沉积在需要的地方，利用前驱体在不同表面上的成核差异，从而消除对ESL光刻和刻蚀的需求 。在完全自对准通孔（FSAV）形成中，ASD创建了底部形貌，使得无需传统的光刻定义即可形成共形ESL，从而减少对准负担和图案变化 。然而，大多数ASD方法仍然依赖高温或只能实现有限的选择性厚度，且对于低于400°C的后端兼容性和长期选择性保持的解决方案仍不充分 。
**背面功率传输网络（BSPDN）**正在推动新的ESL应用 。在将双极器件与逻辑集成并通过衬底背面传输功率的方案中，SiGe ESL为衬底转移和背侧接触形成提供选择性刻蚀边界 。ESL必须在激进的衬底减薄和高温键合过程中保持选择性，这对其热稳定性和机械完整性提出了新要求 。
低损伤PEALD化学物质持续演进 。趋势是朝着更低等离子体功率、更复杂的前驱体设计以及脉冲或空间分离的等离子体配置发展，这些配置进一步将自由基传递与离子损伤解耦 。目标是在与最敏感器件结构兼容的热预算下，实现高温工艺的共形性和密度——随着沟道从鳍片过渡到纳米片再到CFET（互补场效应晶体管）架构，这种平衡变得日益关键 。
最后，随着单个器件堆叠中ESL层数的增加——有些专利描述了五个或更多与介电层交错的ESL堆叠 ——对寄生电容、应力和工艺复杂性的累积影响成为首要设计约束。未来的ESL工程将需要不仅优化单个层，还要优化整个堆叠架构，以整体方式权衡刻蚀选择性、共形性、热预算和电性能 。
参考文献：
- 先进FinFET结构中用于共形刻蚀停止层沉积的低温等离子体增强化学物质设计 (2024)
- 区域选择性沉积：基础、应用与未来展望 (2020)
- 氮等离子体处理对先进高k/金属栅CMOS技术平带电压调控的新探索 (2019)
- 硅VLSI技术 (Plummer, Deal, and Griffin, 2000)
- US-2025308986-A1：后段（BEOL）互连方法 (2024)
- US-2025203886-A1：薄膜电阻器及其形成方法 (2023)
- US-2025192049-A1：双极器件与背面功率传输网络的集成 (2023)