引言
层间介质（ILD）是现代集成电路制造中最基础且至关重要的薄膜之一 。其核心作用是在导电层之间沉积绝缘层——无论是前段工艺中栅电极与源漏接触之间的绝缘，还是后段工艺（BEOL）中金属互连层之间的绝缘——以提供电气隔离、结构支撑以及用于后续光刻图案化的平坦表面 。若无有效的介质隔离，相邻导电结构会短路，寄生电容将主导信号延迟，金属原子将在器件堆叠中不可控地扩散 。
ILD的重要性与晶体管密度和互连层数成正比增长 。在当代超大规模集成电路（VLSI）中，可能堆叠多达十层以上的金属层，每层均由层间金属介质或层间介质分隔 。ILD必须同时满足一系列苛刻的电学、机械、热学和化学要求：低介电常数以最小化电容、高击穿场强、低漏电流、与金属和半导体的良好附着力、低内应力、热稳定性，以及抗湿气和金属杂质侵入的能力 。随着节点尺寸缩小，层间介质不再仅仅是被动的隔离层，而成为芯片性能、功耗和可靠性的主动决定因素 。
在先进器件架构中——从平面MOSFET（金属-氧化物-半导体场效应晶体管）结构到FinFET和全环绕栅极设计——ILD还在定义接触的自对准、互连的封装以及脆弱沟道区域的机械完整性方面扮演结构性角色 。欲了解更广泛背景的读者，可参考一篇关于第二层间介质工程的配套文章，该文探讨了先进工艺流程中多层ILD堆叠的优化 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
ILD 1-1 SiCN Barrier Deposition
在 40nm BSI CMOS Image Sensor 中，“interlayer dielectric (ILD)”对应 ILD1 模块的第 161 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
物理与机理
介电极化与电容降低
任何介质的基本物理作用是通过极化机制——电子极化、离子极化和偶极极化——在电场下存储电荷，这些机制共同决定了材料的介电常数（k） 。在互连结构中，相邻金属线之间的寄生电容与周围ILD的介电常数成正比 。随着晶体管尺寸从0.25微米节点及更小节点缩小，互连RC（电阻-电容）延迟取代栅极延迟成为主要性能瓶颈，因此降低ILD的k值变得必不可少而非可有可无 。
行业从致密SiO₂（k ≈ 4.0）向掺碳氧化硅（SiCOH）再到多孔pSiCOH的演进，代表了一种深思熟虑的材料工程策略，旨在降低极化响应 。其物理机制有两方面：首先，用低极化率的Si–C和C–H键取代高极化率的Si–O键，降低了介电常数的离子和电子贡献；其次，引入充满空气（k ≈ 1）的纳米孔，根据有效介质理论稀释了总极化材料体积 。我们的另一篇关于低k介质基本原理的文章更深入地探讨了这些机制 。
界面化学与扩散阻挡层相互作用
ILD并非孤立存在——它与扩散阻挡层、金属线、刻蚀停止层和覆盖层形成界面 。在这些界面处，由吉布斯自由能最小化驱动的化学反应可能从根本上改变薄膜性质 。例如，当钽（Ta）溅射沉积到Si–O–C低k衬底上时，高能Ta吸附原子与表面的氧和碳位点反应，形成由氧化钽和碳化钽（TaC）组成的界面层 。TaC的形成由强Ta–C键热力学驱动，而Ta–O键则源于低k膜中残留的氧和硅醇基团 。
这种界面化学具有直接的器件物理后果 。铜因化学亲和力差和界面能高而无法浸润TaC，导致在相对较低温度下发生Volmer–Weber岛状生长和团聚 。相反，铜能浸润金属态Ta并形成保形、稳定的薄膜——这就是阻挡层/ILD界面的相和组成直接影响互连可靠性和电迁移性能的原因 。
自对准ILD形成
在某些器件架构中，ILD不仅仅是沉积而成，而是通过自对准过程形成的 。例如，在完全自对准SiC沟槽MOSFET中，ILD可通过栅极多晶硅的热氧化生长，从而避免使用源接触掩模 。其物理机制涉及氧通过多晶硅及其侧壁氧化物的扩散；然而，氧也可能通过侧壁氧化物横向扩散并侧向氧化多晶硅，从而无意中增厚栅氧化物 。这种氧扩散路径受菲克传输控制，且对温度高度敏感，这说明同一热过程既能创造ILD，也可能在工程控制不当时同时劣化栅介质 。
工艺原理
沉积方法与薄膜质量
沉积方法的选择——无论是CVD（化学气相沉积）、PECVD（等离子体增强化学气相沉积）、ALD（原子层沉积）还是SOD（旋涂介质）——直接决定ILD的保形性、密度、孔隙率和化学成分 。例如，PECVD利用等离子体能量在较低衬底温度下驱动前驱体反应，这对沉积在温度敏感的金属互连层之后的后段工艺层有利 。然而，等离子体暴露也可能通过破坏Si–CH₃键并生成亲水性硅醇基团而损伤多孔低k膜，这会增加吸湿性并提高有效k值 。
ALD提供卓越的保形性和原子级厚度控制，使其在高深宽比间隙填充中颇具吸引力，但其低沉积速率带来产量挑战 。SOD工艺，包括SOG（旋涂玻璃）变体，能有效平坦化形貌，但可能引入更高的缺陷密度，并需要细致的固化优化以消除残留溶剂和造孔剂 。方向性权衡显而易见：提高保形性和间隙填充能力通常以牺牲产量或薄膜密度为代价，而提高沉积速率往往产生缺陷密度更高、台阶覆盖更差的薄膜 。
孔隙率工程
对于超低k ILD材料，孔隙率通过造孔剂方法引入——一种牺牲性有机相与SiCOH基体共沉积，随后通过热处理或等离子体处理去除，留下纳米孔 。关键工艺参数——造孔剂含量、固化温度和等离子体条件——以复杂方式相互作用 。增加造孔剂载荷会降低介电常数，但同时劣化机械模量、硬度和抗断裂性 。孔径分布和孔隙互连性至关重要：良好隔离的小直径孔可保持介电性能，而互连或大孔则成为金属扩散和湿气侵入的通道，直接威胁TDDB（经时介电击穿）寿命 。
方向性关系是：更高孔隙率 → 更低k值 → 更弱机械完整性 → 更高工艺损伤敏感性 → 更差可靠性 。平衡这一权衡需要仔细协同优化前驱体化学、骨架交联密度和后沉积处理 。
平坦化与回刻控制
沉积后，ILD必须被平坦化——通常通过CMP（化学机械抛光）——以为下一光刻层提供平坦表面 。ILD的机械性能直接支配CMP行为：更软、更多孔的低k膜抛光更快，但更容易出现碟形凹陷、侵蚀和划伤 。此外，如果ILD通过氧化下层多晶硅形成，则该多晶硅的回刻终点必须精确控制——如果多晶硅刻蚀过度低于半导体表面，后续生长的ILD氧化物将减少或消除栅源交叠，从而劣化器件性能 。
覆盖层集成
由于多孔低k ILD机械脆弱且化学易损，会在其顶部沉积更致密介质的薄覆盖层——如SiN或SiCN——以在CMP和后续处理中保护低k膜 。然而，覆盖层本身会增加总互连电容，因为它通常具有比下层低k材料更高的k值 。建模表明，对于固定的层间间距，增加覆盖层厚度或覆盖层介电常数会直接增加总电容，部分抵消下层低k ILD的优势 。这产生方向性权衡：更厚的覆盖层改善机械保护和可靠性，但提高寄生电容 。
挑战与失效模式
铜扩散与漂移
铜在介质材料中快速扩散，若无有效扩散阻挡层，Cu离子可在电场偏置下漂移穿过ILD到达硅衬底，导致结漏电和器件失效 。阻挡层——通常是TaN（氮化钽）或TiN（氮化钛）——必须同时提供良好的Cu附着力、低Cu扩散率以及与相邻ILD的化学兼容性 。如前所述，阻挡层/ILD界面的化学状态（金属态与碳化物/氧化物态）直接决定Cu是浸润表面还是团聚，这进而影响阻挡层完整性 。对阻挡层材料物理感兴趣的读者可参考我们的关于氮化钽的文章以获取更深入背景 。
经时介电击穿（TDDB）
TDDB是一种关键可靠性失效模式，其中ILD在持续电场应力下逐渐劣化，直至发生灾难性击穿 （工程实践）。其物理机制涉及缺陷位点——断裂键、与湿气相关的羟基或金属杂质——处俘获电荷的积累，这些电荷局部增强电场并加速键断裂级联反应 。多孔低k和超低k ILD特别脆弱，因为其降低的密度和互连孔网络提供了更多俘获位点和更低的本征击穿强度 。TDDB寿命随k值降低而急剧下降，在性能与可靠性之间产生根本性矛盾 。我们的关于超低k介质的文章详细探讨了这一权衡 。
电迁移诱导的ILD损伤
铜互连中的电迁移——流动电子传递动量驱动金属原子沿晶界和界面迁移——可导致金属挤出或空洞，从而机械应力并使周围ILD最终开裂 。ILD的机械模量和附着强度决定了它是否能承受这种应力而不发生分层或断裂 （工程实践）。封装互连设计——其中连续介质衬垫包裹金属线侧壁和顶部——已被提出以提供额外机械约束并同时减少横向寄生耦合 。
等离子体与工艺损伤
在后段工艺制造中，ILD暴露于刻蚀等离子体、灰化等离子体和湿法清洗化学试剂 。这些过程可以从SiCOH膜中剥离甲基基团，将疏水性Si–CH₃表面转化为亲水性Si–OH，这显著增加吸湿性和漏电流 。损伤通常局限于近表面区域，但在多孔材料中通过互连孔网络传播 。方向性关系清晰：更高孔隙率 → 更深等离子体损伤渗透 → 更大k值增加 → 更差TDDB性能 。
应力诱导的分层与开裂
ILD必须保持与多种不同材料的附着力——硅、硅化物、阻挡金属和覆盖层——跨越可数百度的热循环 。这些层之间的CTE（热膨胀系数）失配产生界面应力，可超过附着能，导致分层 。具有降低的杨氏模量和断裂韧性的低k膜尤其容易发生裂纹扩展，特别是在CMP机械加载下 。
技术节点演进
28nm时代：向低k过渡
在28nm节点，互连延迟已是被充分认知的瓶颈，行业已从Al向Cu金属化转变，并从致密SiO₂向BEOL中的SiCOH低k介质转变 。28nm平面工艺流程代表了这一过渡世代，其中ILD材料开始掺入碳以降低k值，同时保持与现有大马士革集成方案的兼容性 。在此节点，ILD主要是具有中等碳含量的PECVD SiCOH，孔隙率极小或不存在 。
14nm时代：多孔低k与FinFET集成
14nm FinFET流程引入了显著的ILD挑战 。向三维晶体管结构的过渡使接触ILD沉积复杂化——高深宽比Fin中的间隙填充需要卓越的保形性 。在BEOL中，激进的间距缩放要求更低k的多孔pSiCOH，覆盖层厚度成为总层间介质间距的显著部分，提高了覆盖层的相对电容贡献 。随着ILD机械强度随孔隙率增加而下降，来自刻蚀和CMP的工艺损伤也变得更加关键 。
7nm时代及以后：超低k与封装互连
在7nm FinFET节点及以后，7nm工艺流程反映了超低k（k < 2.2）多孔介质至关重要但其可靠性裕度极为有限的时代 。封装互连架构——连续介质衬垫包裹金属线——已作为一种结构解决方案出现，以同时减少寄生电容和增强电迁移抗性 。此时代的ILD是一个复杂的多层堆叠：用于电容的块状多孔低k、用于工艺兼容性的超薄覆盖层和刻蚀停止层，以及用于Cu围堵的扩散阻挡层 。这些层之间的每个界面都是潜在的失效位点，需要原子级化学工程 。
功率器件背景
与先进CMOS缩放并行，ILD工程在功率半导体器件中也至关重要 。例如，在SiC沟槽MOSFET中，通过多晶硅氧化的自对准ILD形成实现了超小单元间距而无需极端光刻，但引入了可劣化栅氧化物完整性的氧扩散挑战 。这说明了ILD工程原理——尽管植根于相同的物理——如何在不同的器件平台上表现出差异 。
相关工艺
ILD并非独立运作；它与几个相邻工艺步骤深度集成 （工程实践）。阻挡层/衬垫沉积必须先于大马士革结构中的Cu填充，阻挡层材料与ILD表面化学的相互作用决定了附着力和Cu浸润行为 。CMP在ILD沉积之后进行以平坦化表面，ILD的机械性能直接支配抛光速率、碟形凹陷和缺陷生成 。刻蚀工艺必须有选择性地去除ILD材料以形成通孔和沟槽，ILD的组成和密度决定了相对于硬掩模和刻蚀停止层的刻蚀选择性 。
在前段工艺，ILD沉积在接触刻蚀停止层（CESL）之上——通常是氮化硅——它定义了接触孔形成的刻蚀终点 。氧化物致密化的质量在沉积的氧化物ILD中可显著影响漏电和击穿特性 。此外，等离子体增强氧化物工艺常用于后段工艺流程中的ILD沉积，其中低热预算至关重要 。
未来展望
ILD工程的未来位于材料创新与结构重构的交汇点 （工程实践）。若干新兴趋势可见：
空气隙结构代表终极低k解决方案——用实际空气空洞（k = 1）替换选定的互连线之间的固体介质 。尽管空气隙已在有限生产中实现，但将其扩展到所有BEOL层级仍因机械完整性问题和工艺复杂性而具有挑战性 。
自组装多孔材料利用嵌段共聚物或分子模板方法，可实现比当前基于造孔剂的方法更可控的孔径分布，可能将孔隙率与机械劣化解耦 。
新型阻挡层材料和架构，包括超薄ALD阻挡层和基于石墨烯的扩散阻挡层，旨在减少阻挡层体积（其具有高k值）同时保持Cu围堵 。封装互连概念 可能向选择性区域介质沉积演变，即仅在有需要的地方提供隔离，从而最小化寄生电容 。
二维半导体集成引入了新的ILD挑战——随着新型沟道材料进入生产，ILD必须以本质上不同于传统FinFET或平面布局的几何形状隔离接触和栅极 。ILD与二维材料之间的界面化学，后者对工艺损伤高度敏感，将需要新的沉积方法 。
随着行业逼近基本缩放极限，长期被视为被动绝缘体的ILD正成为一个主动工程挑战，要求与晶体管沟道设计相同水平的物理理解和精度 。