技术博客
深入了解半导体制造工艺的物理原理与集成逻辑
刻蚀微负载与深宽比效应：区分邻域与通路
比较邻域负载与单个结构可达性，理解微负载和深宽比相关刻蚀。
刻蚀选择性与各向异性：分清材料和方向
区分材料选择性与定向刻蚀，理解为什么单项性质不能证明图形质量。
接触刻蚀停止层（CESL）：原理、应力工程及先进节点演进
接触刻蚀停止层，通常缩写为CESL，是一层薄薄的氮化硅薄膜，在层间介电质（ILD）沉积之前，共形沉积在晶体管栅极堆叠和源漏区上方。
EKC刻蚀后残留物去除：原理、机理及先进节点集成于半导体制造
在半导体制造中，每一个定义图形的等离子体刻蚀步骤都会在晶圆表面留下不希望的副产物。这些副产物统称为刻蚀后残留物，由高度交联的聚合物薄膜、金属卤化物、氟碳沉积物以及溅射材料组成，它们粘附在侧壁、沟槽底部和图形顶部。
半导体制造中的刻蚀停止层：原理、物理机制与集成逻辑
刻蚀停止层（ESL）是在半导体器件堆叠中沉积的一层薄薄的、对刻蚀具有选择性耐受力的薄膜，其作用是在精确界定的材料界面处终止刻蚀过程。
刻蚀速率：去除量、选择比与均匀性
刻蚀速率测量特定材料在一段时间内的去除量。理解选择比、测量位置与图形形状为何影响解读，再到公开流程中定位两处STI刻蚀。
反应离子刻蚀（RIE）：半导体制造中的物理原理、机制与演进
反应离子刻蚀（RIE）是一种干法刻蚀技术，它将化学反应性等离子体与定向离子轰击相结合，以实现高度各向异性的材料去除。在半导体制造中，从光刻胶到下层薄膜的图形转移，关键取决于能否刻蚀出垂直轮廓并实现严格的尺寸控制。
半导体制造中的氧化物凹槽刻蚀：原理、机制与集成
氧化物缺口刻蚀在部分三维晶体管流程中选择性回缩氧化物。鳍暴露几何可能影响栅控与电流；现有 7nm 学习落点是流程总览，并非已命名的缺口步骤。
接触孔刻蚀解析：工艺物理、整合原理与先进节点挑战
现代集成电路的制造划分为不同的工艺阶段，其中器件活性层与金属布线网络之间的过渡代表了尺寸缩放中最关键的瓶颈之一。这一过渡界面通常被称为线端（MOL），依赖于垂直导电通路（即接触孔）的精准创建。
后段（BEOL）湿法化学清洗：EKC刻蚀后残留物去除的原理与物理化学机制
在现代超大规模集成电路（ULSI）半导体制造中，微米与纳米尺度的图形定义依赖于光刻、等离子体刻蚀和表面清洗工艺之间的紧密配合。随着图案尺寸不断缩小，用于构建金属互连线和绝缘层的材料也在持续演进。
半导体制造中锥形轮廓刻蚀的基础：原理、机制与集成
锥形轮廓刻蚀（Tapered profile etch），通常被称为斜坡刻蚀或锥形刻蚀，是一种专门的干法刻蚀技术，旨在制造具有可控、非垂直侧壁角度的特征结构。
先进半导体制造中穿通刻蚀（Break-Through Etch）的原理与集成
在先进半导体制造中，实现纳米级的结构精度需要对薄膜界面和表面层进行绝对控制。在基于等离子体的干法刻蚀工艺中，最关键的初始阶段之一是穿通刻蚀（break-through…