引言
现代集成电路的制造划分为不同的工艺阶段，其中器件活性层与金属布线网络之间的过渡代表了尺寸缩放中最关键的瓶颈之一。这一过渡界面通常被称为线端（MOL），依赖于垂直导电通路（即接触孔）的精准创建。负责定义这些微型空腔的核心工艺就是接触孔刻蚀（Contact Hole Etch，亦称 Contact Etch 或 CT Etch）。
接触孔刻蚀的基本作用是在前金属介质（PMD）层（通常由二氧化硅 SiO2 或掺杂硅玻璃组成）中图案化出高长径比的孔洞，以显露下方的接触区域，例如源极、漏极和栅极电极。历史上，铝和钨插塞技术确立了建立这些垂直互连的基础。然而，随着晶体管尺寸不断缩小，这些界面处的接触电阻（Rc）呈指数级增长，有可能超越沟道电阻，成为寄生 RC 延迟的主要贡献者。
为了维持性能缩放，半导体制造高度依赖高保真度的各向异性干法刻蚀技术来控制接触孔的关键尺寸（CD）。如果接触孔刻蚀侧壁形貌偏离垂直目标，可能会导致严重的电气短路、漏电流增加或高阻开路。因此，掌握接触孔刻蚀的物理与化学机制对于在先进技术节点中实现高良率和高可靠性至关重要。
Process map · 流程地图
物理与化学机制
接触孔刻蚀的物理和化学原理根植于反应离子刻蚀（RIE），其中物理离子轰击与化学表面反应之间的微妙平衡决定了最终的刻蚀形貌。
化学反应原理
二氧化硅基 PMD 层的刻蚀主要采用氟碳气体（CxFy），并用氧气（O2）、氩气（Ar）以及有时加入氮气（N2）或氢气（H2）进行稀释。在等离子体相中，高能电子将氟碳母体分子解离为活性自由基（如 CFx 和 F）和正离子（如 CFx+）的高密度混合物。
控制氧化物介质去除的主要化学反应会生成易挥发的气体副产物，例如四氟化硅（SiF4）和碳氧化物（CO 和 CO2）：
SiO2 + CFx -> SiF4 + CO + CO2
为了确保垂直路径被刻蚀而不向侧向拓宽接触孔，需要一种钝化保护机制。氟碳自由基吸附在所有暴露的表面上，形成一层薄薄的保护性聚合物层（CF2 链）。来自等离子体的物理离子垂直轰击接触孔的水平底部，提供打破局部化学键并脱附挥发性副产物所需的激活能，同时溅射清除钝化聚合物层。增加物理离子溅射可以提高各向异性侧壁控制的方向性，但过度的物理轰击会降低对下方材质的刻蚀选择性 。由于接触孔的垂直侧壁不会受到直接的法向离子轰击，侧壁上的钝化聚合物保持完整，从而抑制了侧向刻蚀并确保了高度各向异性的形貌。
器件物理考量与选择性
在接触孔底部，刻蚀前沿必须落在一个过渡层上，例如金属硅化物（如硅化钴 CoSi2 或硅化镍 NiSi）或诸如接触刻蚀停止层 (CESL)等保护层。器件物理要求非常明确：接触刻蚀必须彻底清除氧化物介质，同时不能穿透超薄的硅化物层，否则会损伤浅源/漏结并导致严重的结漏电。
这需要在氧化物与下方的硅化物或氮化硅（Si3N4）刻蚀停止层之间具备极高的刻蚀选择性。氟碳聚合物化学具有高度可调性；通过选择具有高碳氟比的前驱体气体，保护性聚合物层会在非氧化物材料（如 Si3N4 或硅化物）上积累，当氧化物被清除干净时从而减缓化学刻蚀。通常会共同注入氧气与过量的碳反应，平衡聚合物沉积速率，防止接触孔在到达目标深度之前过早封堵。
工艺原理
优化接触孔刻蚀需要深入了解各个工艺参数如何定向影响刻蚀腔室内部的物理和化学条件。
[气体前驱体 (CxFy, O2, Ar)]
│
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┌─────────────────────────┐
│ 等离子体源 │ ◄─── [射频源功率 Source Power]
│ (自由基 / 离子生成) │ (控制离子密度)
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│ 离子流
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┌─────────────────────────┐
│ 鞘层 / 晶圆 │ ◄─── [射频偏压功率 Bias Power]
│ (离子加速) │ (控制离子能量)
└────────────┬────────────┘
│ 高能离子
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[接触孔底部轰击] ─────────► [各向异性刻蚀]
射频源功率与偏压功率
现代等离子体系统利用双频功率配置，将等离子体活性物种的生成与这些物种的加速解耦。
- 射频源功率（RF Source Power）： 定向控制等离子体密度。提高源功率会增加工艺气体的电离和解耦率，产生更高通量的活性中性自由基和离子。虽然这加速了整体接触孔刻蚀速率，但过高的源功率会导致过度解离，产生过量的自由氟自由基（F），从而引起各向同性刻蚀，劣化形貌角度并侵蚀光刻胶掩模。
- 射频偏压功率（RF Bias Power）： 在晶圆表面附近建立鞘层电位，直接决定轰击离子的动能。较高的偏压功率会将离子更强有力地加速向晶圆表面，这对于在极高长径比接触孔底部清除聚合物至关重要。然而，过高的偏压功率会降低刻蚀的化学选择性，因为高能物理溅射会无差别地去除硅化物和刻蚀停止层。
工艺腔室压力
腔室压力决定了气相分子和离子的平均自由程。
- 低压： 尽量减少等离子体鞘层内的气相碰撞，确保加速后的离子保持高度定向的垂直轨迹。这种垂直度对于最小化侧壁侵蚀和在狭窄接触通孔中获得陡峭形貌角至关重要。
- 高压： 增加了碰撞频率，使入射离子的方向随机化，并导致接触孔形貌出现“弯曲（bowing）”。高压还会增加化学自由基浓度，如果不靠聚合物钝化加以平衡，可能会加速侧向化学刻蚀分量。
气体混合比例与稀释
反应气体混合物的成分直接控制着聚合物沉积与刻蚀速率之间的平衡。
- 氟碳化学（CxFy）： 具有高 C/F 比的气体（如 C4F6、C4F8）会产生强烈的聚合物化，保护掩模材料并提高刻蚀选择性。相反，具有低 C/F 比的气体（如 CF4）会产生高浓度的自由氟，加速氧化物去除但会降低选择性和形貌控制。
- 氧气（O2）添加： 与碳物种反应生成易挥发的碳氧化物，从而减少聚合物厚度。增加 O2 比例有助于清除高长径比孔底部的聚合物堵塞，但过量的 O2 会剥离保护性侧壁钝化层并侵蚀有机光刻胶掩模。
- 惰性气体稀释（Ar, He）： 氩气用作物理溅射剂和等离子体稳定剂。增加 Ar 稀释比例可增强物理离子轰击，有助于通孔底部的聚合物清除，并改变等离子体电子温度以优化解离路径。
挑战与失效模式
随着半导体特征尺寸的缩减，接触孔刻蚀工艺面临着可能损害器件功能和良率的物理极限。
长径比依赖刻蚀（ARDE）与 RIE 延迟
当接触孔的宽度减小而其深度保持不变或增加时，物种进入和离开深沟的传输受到严重限制。这种现象被称为长径比依赖刻蚀（ARDE）或反应离子刻蚀（RIE）延迟。具有定向动量的离子可以相对容易地到达狭窄结构的底部，但随机运动的中性自由基经常在与上部侧壁碰撞时损失。
因此，与同一芯片上较大的开放结构相比，较小的接触孔所受到的反应物局部浓度较低，刻蚀速率也较慢。如果过刻蚀步骤没有经过精确校准，RIE 延迟可能导致较小的接触孔刻蚀不足（导致开路），而较大的接触孔则被严重过刻蚀。
刻蚀停止与聚合物堵塞（Pinch-Off）
在高长径比接触孔中，侧壁上的聚合物钝化层可能在通孔顶部或中部过度增厚。由于入射离子的几何阴影效应，通孔底部的物理溅射速率可能会跌至聚合物沉积速率以下。当发生这种情况时，聚合物层可能会完全堵塞接触孔顶部，或者在到达目标硅化物层之前形成厚厚的底部屏障完全停止化学刻蚀作用。这种刻蚀停止失效模式会产生无法通过电学测试的失效接触孔。
[正常侧壁形貌] [聚合物封堵失效]
┌───────────┐ ┌───────────┐
│ 掩模 │ │ 掩模 │
└─┬───────┬─┘ └─┬───────┬─┘
│ │ │\ /│ ◄── 聚合物沉积
│ │ │ \ / │ 封堵了入射的
│ SiO2 │ │ \ / │ 离子流
│ │ │ X │
│ │ │ / \ │ ◄── 刻蚀提前停止
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│ 硅化物 │ │ 硅化物 │
└───────────┘ └───────────┘
微沟槽效应与次表面损伤
当高能离子击中接触孔的倾斜侧壁时，它们并不总是溅射侧壁；相反，它们可能会发生掠射角反射。这些反射离子聚焦在接触孔底部的外围边缘，形成增强物理溅射的局部区域。这种局部的过度刻蚀（称为微沟槽效应）可能会打穿接触孔角落处的薄硅化物层，导致结损伤，增加源/漏到衬底的漏电流，并劣化晶体管的可靠性。
静电电荷诱发的形貌失真
由于掩模材料（光刻胶或硬掩模）和 PMD 层都是绝缘介质，它们在等离子体暴露期间会累积静电电荷。来自等离子体的离子和电子落点并不均匀；具有各向同性热速度的电子累积在掩模顶部角落附近，而定向离子则累积在接触孔底部。这种局部电荷分布建立了内部电场，可以偏转后续入射的离子，导致接触孔发生倾斜、弯曲或表现出不对称的弯曲形貌失真，从而偏离下方的接触目标。
技术节点演进
接触刻蚀工程经历了重大的结构和材料变革，以跟上先进技术节点的缩放步伐。
28nm 平面节点：标准接触孔刻蚀
在 28nm 平面工艺流程中，晶体管采用具有扁平源极和漏极区域的平面架构。接触孔刻蚀是一个单一工艺步骤，旨在穿透均匀的 SiO2 层间介质以显露平面硅化物表面。在接触金属化之前应用高温快速热退火以形成稳定的硅化物，确保低电阻。长径比适中，标准光刻对准套刻预算提供了足够的工艺裕度以避免对准失效。
14nm 节点：转向 3D FinFET 与自对准接触（SAC）
随着 14nm FinFET 节点的采用，接触孔刻蚀从简单的孔洞图案化步骤演变为自对准接触（SAC）整合方案。鳍式场效应晶体管的垂直 3D 几何形状显著减少了用于源/漏接触的水平面积，使得接触孔必须直接紧邻金属栅极放置。
为了防止栅极电极与接触插塞之间发生短路，栅极顶部被覆盖了一层保护性氮化硅（SiN）硬掩模。该节点中的接触通孔刻蚀被重新设计为具有极高的选择性，使其能够在穿透二氧化硅 PMD 的同时保持 SiN 栅极帽盖完好无损，即使光刻将接触孔直接叠加在栅极边界上也是如此。
7nm 节点及超越：极限长径比与 EUV
在 7nm FinFET 节点及更先进节点，极紫外光刻的引入使得图案化极窄接触孔成为可能。在这些尺寸下，长径比攀升至极高水平，使得 RIE 延迟和离子电荷累积成为主要的工艺限制因素。
为了最小化接触电阻，传统的钨（W）插塞被钴（Co）或钌（Ru）接触填充所补充或替代。这种材料转变需要重新设计刻蚀化学，以落在更薄、更敏感的硅化物相上而不引发表面损伤。工艺窗口显著收窄，需要原子级精度的形貌控制以防止次表面漏电。
相关相关工艺
接触孔刻蚀并非孤立运行；它高度依赖于上游的图案化和下游的金属化步骤。
┌────────────────────────┐ ┌────────────────────────┐ ┌────────────────────────┐
│ 光刻图案化 ├─────►│ 接触孔刻蚀 ├─────►│ 原子层沉积 │
│ (定义入口 CD) │ │ (创建 3D 空腔) │ │ (沉积保形衬垫薄膜) │
└────────────────────────┘ └────────────────────────┘ └───────────┬────────────┘
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│ 化学机械平坦化 │◄─────┤ 金属插塞沉积 │◄─────────────────┘
│ (MOL/BEOL) │ │ (W 或 Co 填充步骤) │
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- 光刻工艺（Photolithography）： 直接决定了晶圆表面接触孔的起始尺寸、形状和空间对准。先进光刻决定了物理套刻裕度，与下方活性区的任何失配都会迫使接触通孔刻蚀在严格的自对准选择性机制下运行。
- 离子注入（Ion Implantation）： 在金属化之前，向半导体接触区引入高浓度表面掺杂，使载流子传输主要在场发射隧穿机制下运行，从而最小化接触电阻 。在接触刻蚀和金属化之前，利用离子注入对源极和漏极区域进行重掺杂。
- 原子层沉积（ALD）： 接触刻蚀完成后，利用原子层沉积在刻蚀接触腔的狭窄侧壁上沉积保形阻挡层材料（如氮化钛 TiN）。ALD 提供的均匀台阶覆盖率可防止后续金属化气体（如六氟化钨 WF6）通过介质扩散并侵蚀下方结区。
- 金属化与插塞填充（Metallization & Plug Fill）： 一旦接触孔被刻蚀并衬有阻挡材料，就采用化学气相沉积（CVD）或电镀将金属导体（如钨或钴）填充到空腔中。保形、无空洞地填充高长径比接触孔对于防止电阻尖峰至关重要。
- 化学机械平坦化（CMP）： 金属沉积步骤之后，执行化学机械平坦化以抛光掉介质表面顶部多余的金属覆盖层。此步骤隔离了各个接触插塞，并为 BEOL 中第一层金属布线层的图案化留下平坦化表面。
未来展望
随着半导体工业从 FinFET 转向全环绕栅极（GAA）架构（例如纳米片 Nanosheet 场效应晶体管），接触孔刻蚀正在进入新的范式。在 GAA 器件中，接触必须与垂直堆叠的纳米片相连，除了标准的垂直各向异性工艺外，还需要横向各向同性刻蚀能力。这加速了各向同性原子层刻蚀（ALE）的发展，该技术以极高精度和选择性逐层去除材料，以避免损伤活性沟道区。
此外，背面电源传输网络（BSPDN）的整合正在通过将电源接触放置在晶圆背面来从根本上改变 MOL 布线。这种结构转变需要从晶圆背面刻蚀深的高长径比硅通孔，直接落到源/漏接触的下侧，要求长物理距离上的垂直对准和落点选择性。这些创新确保了接触刻蚀工艺在未来的技术世代中仍将是晶体管缩放的基石。
参考来源
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379
Physics of Semiconductor Devices - Full
S. M. Sze, Kwok K. Ng
Physics of Semiconductor Devices · ISBN 978-0-471-14323-9