14nm FinFET预览

器件背景与集成逻辑

SC 接触沟槽介电刻蚀位于一系列硬掩膜开口工艺之后，其目的是在 14 nm FinFET 架构中，将光刻定义的自对准接触（SAC）图形转移到层间介电层（ILD）堆叠中，同时保持栅极盖层和间隔层的完整性 [P1]。该步骤形成垂直的介电沟槽，随后演变为源/漏接触开口，使电气连接能够在不违反先进 FinFET 布局中固有的严格叠对裕量的情况下，访问外延源/漏区域 [P1]。前序的硬掩膜刻蚀用于限定沟槽的平面位置并定义关键尺寸，而该介电刻蚀步骤则提供后续灰化（ash）和衬层形成工艺所需的深度定义与剖面控制，这些工艺依赖于洁净且损伤受控的介电表面 [P3]。从集成角度看，该步骤的存在旨在通过材料选择性而非叠对精度，将光刻对准限制与接触放置解耦，这与 20 nm 以下节点所采用的自对准接触理念一致 [P1]。