14nm FinFET预览

后进行高能阱注入以定义 p-well 和 n-well [P1]。在这些注入过程中，通过倾斜和旋转衬底来抑制离子穿过开放晶格通道的物理沟道效应（physical channeling），确保了掺杂分布的可控性和可预测性 [P1]。作为替代方案，绝缘体上硅（SOI）衬底利用一层薄的有源硅层，并通过掩埋氧化层（BOX）与处理衬底隔开，在结构上消除了鳍片下方的漏电并最小化了寄生结电容 [T1][T2]。

14nm 节点的材料和方法选择受到制造成本、隔离性能和沟道迁移率要求之间权衡的制约 [T1][T2]。体硅衬底是一种极具成本效益且成熟的平台，但需要复杂的逆行阱工程和深浅沟槽隔离（STI）来抑制器件间的漏电 [P1][P2]。为了减轻搬运过程中引入的金属污染，体硅衬底会进行本征吸杂（intrinsic gettering），即通过高温热循环使体内的间隙氧沉淀，从而在有源表面附近形成无缺陷的贫氧区（denuded zone），同时将移动的金属杂质捕获在晶圆深处 [T1]。对于高性能 RF 或逻辑应用，会选择应变硅衬底，即在松弛的垂直渐变硅锗（SiGe）缓冲结构上外延生长一层硅层，以诱导横向拉伸应变 [A1]。这种晶格应变消除了硅导带的简并性，减少了谷间声子散射，并降低了有效电子质量，从而大幅提升了载流子迁移率 [A1]。

在 14nm 节点，起始衬底的全局和平坦度与鳍片图形化过程中的光刻焦深限制密切相关 [A2]。起始衬底上的任何纳米级空间变化或微粗糙度在随后的鳍片反应离子刻蚀（RIE）过程中都会被放大，从而导致关键尺寸偏差和线边缘粗糙度 [A2]。在利用 SiGe-on-insulator 或应变沟道架构的平台中，保持晶圆上的薄膜应力均匀性对于防止后续高温热退火过程中的晶格弛豫和位错产生至关重要 [A1][A2]。