14nm FinFET

衬底制备步骤是 14nm FinFET 集成工艺流程的初始基准阶段，为整个器件架构建立了物理、晶体学和电气基础 [T1][T2]。在 14nm 节点，起始衬底必须提供超净、无缺陷的单晶表面，以支撑后续的高深宽比鳍片图形化工艺 [P1][P2]。该步骤紧接在 Pad Oxide Growth、Pad Nitride Deposition 和 Stop Oxide Deposition 之前，这些工艺共同构成了各向异性硅刻蚀的硬掩膜和应力缓冲堆栈 [P1][P2]。对衬底掺杂、晶体质量和表面制备的精确控制直接影响成品 FinFET 的阈值电压稳定性、亚阈值摆幅和结漏电 [T1][T2]。

• [高] 阱区注入过程中的沟道效应 (Channeling Effects)：在体硅衬底中，若掺杂离子束入射方向与 (100) 硅晶格的开放晶向对齐，阱区形成的高能离子注入会产生严重的沟道效应，导致掺杂分布出现难以控制的深尾部，并造成阈值电压波动 [P1]。这种失效模式可通过调整衬底相对于离子束的倾角，并在注入过程中持续旋转晶圆，以使离子轨迹相对于晶格沟道随机化来缓解 [P1]。
• [中] 金属污染与有源区结漏电：痕量过渡金属（如铜、铁或镍）可能在早期的运输和工艺步骤中污染衬底表面，并在随后的热循环中迅速扩散至有源器件区域 [T1]。这些金属在耗尽区内充当深能级复合中心，导致结漏电流升高并引发器件失效，这需要激活体内的氧沉淀物，使其作为衬底深部的内吸杂点 [T1]。
• [中] SOI 浮体效应与扭折效应 (Kink Effects)：当使用绝缘体上硅 (SOI) 起始衬底来隔离有源区时，由于缺乏直接的衬底接触，导致有源鳍体处于电浮空状态 [T2]。