14nm FinFET

在14nm FinFET图形化模块中，垂直鳍片是通过采用先进光刻和各向异性刻蚀技术的多层硬掩模堆叠来定义的[P1][P2]。为了启动此图形化堆叠，需沉积一层稳固的氮化硅（Pad Nitride），用作刻蚀掩模和化学机械平坦化（CMP）停止层[P4]。然而，由于化学气相沉积（CVD）氮化膜具有高固有张应力，直接在裸硅衬底上沉积氮化硅会产生严重的机械应力[T1][A1]。这种高界面应力可能导致下层硅晶格产生晶体位错、缺陷扩展及裂纹[T1][P4]。为防止这种结构退化，在氮化物沉积前，先在衬底上热生长一层薄的“衬垫氧化层（Pad Oxide）”[P4]。衬垫氧化层作为关键的应力缓冲层，通过粘弹性弛豫（viscoelastic relaxation）来调节剪切应力，从而防止硅有源区出现缺陷[T1][P4]。

• [高] 应力诱导的晶体位错：如果垫氧化层（pad oxide）生长得太薄，则无法充分缓冲后续 LPCVD 氮化硅薄膜所施加的巨大内禀拉应力 [T1][P4]。这种高机械剪切应力超过了硅在高温沉积下的临界分解剪切应力，从而导致硅衬底中产生晶体位错和滑移面 [T1][A1]。这些缺陷会延伸至有源鳍片沟道中，充当复合中心，严重增加关态结漏电并降低 FinFET 器件的载流子迁移率 [P1][P2]。
• [中] 横向侵蚀与鳍片轮廓变化：如果垫氧化层生长得太厚或致密度较低，它会在后续的热氧化步骤中为氧化剂提供高扩散路径，或在后续的湿法化学刻蚀步骤中成为快速刻蚀通道 [T1][P4]。氧化剂或刻蚀剂会横向渗透至垫氮化硅掩膜下方，导致鳍片拐角处的硅发生局部氧化或刻蚀 [T1][P5]。这会导致有效鳍片高度 ($H_{fin}$) 和鳍片宽度 ($W_{fin}$) 的变化，进而由于局部的静电场变化，直接导致阈值电压 ($V_{th}$) 的偏移并降低亚阈值摆幅 (SS) [P1][P2]。