14nm FinFET预览

substrate

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Pad Oxide Growth

Pad Nitride Deposition
2Pad Oxide Growth3Pad Nitride Deposition4Stop Oxide Deposition5a-Si Hardmask Deposition
+12 步骤

工艺截面图

栅切面 (沿 W)Fin 切面 (沿 L)FIN_PATTERN · FM1 · Pad Oxide GrowthPad OXSiPad OXSi

本步要点

衬垫氧化层的生长通过干法热氧化实现，即将衬底暴露在高温氧气中。

原理展开

在14nm FinFET图形化模块中，垂直鳍片是通过采用先进光刻和各向异性刻蚀技术的多层硬掩模堆叠来定义的。为了启动此图形化堆叠，需沉积一层稳固的氮化硅（Pad Nitride），用作刻蚀掩模和化学机械平坦化（CMP）停止层。然而，由于化学气相沉积（CVD）氮化膜具有高固有张应力，直接在裸硅衬底上沉积氮化硅会产生严重的机械应力。这种高界面应力可能导致下层硅晶格产生晶体位错、缺陷扩展及裂纹。为防止这种结构退化，在氮化物沉积前，先在衬底上热生长一层薄的“衬垫氧化层（Pad Oxide）”。衬垫氧化层作为关键的应力缓冲层，通过粘弹性弛豫（viscoelastic relaxation）来调节剪切应力，从而防止硅有源区出现缺陷。

衬垫氧化层的生长通过干法热氧化实现，即将衬底暴露在高温氧气中。该过程的物理机制受经典的Deal-Grove模型控制，该模型描述了一个多步传输和反应序列。氧化剂分子（$O_2$）从气体主体传输至晶圆表面，

扩散穿过正在生长的SiO₂层，并在$Si/SiO_2$界面处与硅原子发生化学反应。该化学反应表示为 $Si(solid) + O_2(gas) \rightarrow SiO_2(solid)$ （工程实践）。对于超薄衬垫氧化层，其生长速率受表面反应速率而非扩散控制，表现出厚度与时间的线性关系。随着氧化反应的进行，它会消耗衬底中的硅，而体积膨胀（Pilling-Bedworth比约为2.2）会在生长的氧化层内产生压应力。该热反应产生了一个极其洁净、稳定且界面态密度（$D_{it}$）极低的界面。

选择干法热氧化而非湿法热氧化，是因为干法生长的氧化层更致密、湿法刻蚀速率更低，且具有更好的厚度均匀性。氧化工艺在立式热处理炉中进行，以确保均匀的热分布和气流（工程实践）。控制该工艺的关键参数为氧化温度、氧化时间以及$O_2$氧化剂的分压。更高的工艺温度通过克服扩散和反应的活化能垒，使线性和抛物线速率常数呈指数级增加。然而，先进节点的热预算限制要求尽量减少高温暴露时间，以防止掺杂剂过早扩散或结构弛豫。为实现超薄膜高度可控且均匀的生长，氧化剂气体通常会用惰性载气（如$N_2$）进行稀释，这降低了氧化剂分压并减缓了初始快速线性生长阶段。

对于14nm FinFET技术节点，衬垫氧化层厚度必须进行微缩并以亚纳米精度进行优化，以防止短沟道效应和阈值电压波动。随后的衬垫氮化物层和停止氧化层必须精确定义鳍片形貌，并在高深宽比的浅沟槽隔离（STI）填充和凹槽刻蚀过程中保护鳍片顶部。如果衬垫氧化层生长过厚，会在后续工艺中增强氧的横向扩散，或在清洗过程中增强刻蚀剂（如HF）的侵蚀，从而导致经典的“鸟嘴（bird's beak）”侵蚀。这种横向侵蚀会消耗鳍片拐角处的有源硅，导致有效鳍片高度（$H_{fin}$）和鳍片宽度（$W_{fin}$）出现严重偏差。相反，如果衬垫氧化层过薄，则无法充分释放衬垫氮化物层的固有应力，从而导致应力诱导的能带隙变化或位错缺陷，进而降低载流子迁移率。因此，14nm FinFET中的衬垫氧化层生长工艺是应力缓冲能力与3D鳍片结构尺寸控制之间的一项关键权衡。

风险与挑战

  • [高] 应力诱导的晶体位错：如果垫氧化层（pad oxide）生长得太薄，则无法充分缓冲后续 LPCVD 氮化硅薄膜所施加的巨大内禀拉应力 。这种高机械剪切应力超过了硅在高温沉积下的临界分解剪切应力，从而导致硅衬底中产生晶体位错和滑移面 。这些缺陷会延伸至有源鳍片沟道中，充当复合中心，严重增加关态结漏电并降低 FinFET 器件的载流子迁移率 。
  • [中] 横向侵蚀与鳍片轮廓变化：如果垫氧化层生长得太厚或致密度较低，它会在后续的热氧化步骤中为氧化剂提供高扩散路径，或在后续的湿法化学刻蚀步骤中成为快速刻蚀通道 。氧化剂或刻蚀剂会横向渗透至垫氮化硅掩膜下方，导致鳍片拐角处的硅发生局部氧化或刻蚀 。这会导致有效鳍片高度 ($H_{fin}$) 和鳍片宽度 ($W_{fin}$) 的变化，进而由于局部的静电场变化，直接导致阈值电压 ($V_{th}$) 的偏移并降低亚阈值摆幅 (SS) 。
  • [中] 表面污染与界面态：在垫氧化层生长之前，硅片表面残留的任何原生氧化层、有机污染物或化学杂质都可能被并入生长的氧化层中，或被俘获在 $Si/SiO_2$ 界面处 。由于干法热氧化会消耗衬底中的硅，它可能将这些杂质推向更深处，从而导致高界面态密度 ($D_{it}$) 和固定氧化层电荷 。虽然这只是最终会被去除的虚设氧化层堆叠，但这些界面态和缺陷可能导致局部机械薄弱点，从而在后续的剥离步骤中导致硅表面产生凹坑或粗糙度，最终降低所形成鳍片的沟道迁移率 。
  • [低] 晶体取向效应导致的厚度不均匀性：硅的热氧化速率高度依赖于硅表面的晶体取向，由于 (111) 面可参与反应的硅原子面密度更高，其氧化速度比 (100) 面更快 。在 14nm FinFET 制造中，如果起始衬底具有暴露多个晶面的图案化特征或表面粗糙度，垫氧化层的厚度将出现局部差异 。这种垫氧化层厚度的不均匀性会导致晶圆各处的应力缓冲能力出现差异，从而在后续的 FIN_PATTERN 模块步骤中导致局部缺陷产生以及不均匀的硬掩膜刻蚀轮廓 。

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