14nm FinFET预览

Pad Nitride Deposition

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Stop Oxide Deposition

a-Si Hardmask Deposition
2Pad Oxide Growth3Pad Nitride Deposition4Stop Oxide Deposition5a-Si Hardmask Deposition
+12 步骤

工艺截面图

栅切面 (沿 W)Fin 切面 (沿 L)FIN_PATTERN · FM3 · Stop Oxide DepositionStop OXSiNPad OXSiStop OXSiNPad OXSi

本步要点

停止氧化物层防止卤素基刻蚀化学在a-Si芯轴移除过程中攻击底层的衬垫氮化硅 。

原理展开

“停止氧化物沉积”（Stop Oxide Deposition）步骤作为一种关键的刻蚀停止层和保护层，位于底层的衬垫氮化硅（Pad Nitride）与后续用于鳍片图案化的非晶硅（a-Si）硬掩模层之间 。在自对准双重图案化（SADP）等先进的多重图案化方案中，a-Si 层充当牺牲芯轴（mandrel），必须使用各向异性等离子体工艺对其进行选择性刻蚀 。如果没有这层停止氧化物，用于刻蚀 a-Si 芯轴的卤素基化学气体将剧烈侵蚀并耗尽底层的衬垫氮化硅，导致最终鳍片结构的轮廓出现严重偏差 。因此，该步骤确保了高选择性的图案转移，维持了旨在保护下方有源硅衬底的衬垫氮化硅/衬垫氧化物叠层的完整性 。

该步骤通常采用等离子体增强化学气相沉积（PECVD）或原子层沉积（ALD）来沉积一层高度均匀且致密的二氧化硅（$SiO_2$）薄膜 。化学沉积的核心机制涉及前驱体向衬底的输运、在衬垫氮化硅表面的吸附，以及随后由热能或等离子体激活驱动的化学反应

。对于基于 ALD 的工艺，薄膜生长是通过自限制的顺序表面反应进行的，即有机硅前驱体在表面羟基上饱和化学吸附，随后进行氧化步骤（例如，使用 $O_2$ 等离子体或臭氧），从而夺取配体并重构氧化物网络 。等离子体激发提供了非热能，使反应能够在低温下克服热力学壁垒，从而确保了高密度并最大限度地降低了热预算 。所得的二氧化硅薄膜在后续的硅选择性刻蚀中表现出极低的湿法和干法刻蚀速率，作为可靠的物理屏障，可在精确的氧化物-硅界面处有效地终止 a-Si 刻蚀工艺 。

二氧化硅（$SiO_2$）之所以被选为停止层材料，是因为它在氟基或溴基干法刻蚀环境中相对于硅和氮化硅具有优异的刻蚀选择性 。沉积方法必须平衡产率、薄膜应力和保形性 （工程实践）。PECVD 因其优越的沉积速率以及通过调节射频（RF）功率、气体流量比（例如 $SiH_4$/$N_2O$ 或 TEOS/$O_2$）和衬底温度来调节薄膜应力的能力，通常被选用 。这些参数之间的相互作用至关重要：增加 RF 功率和衬底温度可提高薄膜密度并降低湿法刻蚀速率，但必须进行平衡，以防止底层衬垫氮化硅层出现热诱导应力或裂纹 。反之，较低的温度可以防止掺杂扩散和应力诱导的缺陷，但可能导致更高的氢含量，从而降低化学抗性并削弱刻蚀停止性能 。

在 14nm FinFET 工艺流程中，“停止氧化物沉积”与后续步骤（如 S/D 薄氧化物和 HM 沉积、POP 氧化物衬垫沉积或 PMD1 硬氧化物沉积）有着显著区别，后者在鳍片形成后主要起到热学、应力或隔离功能 。在 14nm 节点，鳍片间距被大幅缩小，需要对鳍片高度和宽度进行亚纳米级的控制，以防止短沟道效应和阈值电压波动 。停止氧化物必须极薄且高度均匀，以防止双重图案化过程中出现“节距行走”（pitch walking）和轮廓不对称 （工程实践）。在这种早期氧化物沉积过程中的任何不均匀性都会传递到最终的硅鳍片几何结构中，从而直接影响 14nm FinFET 成品器件的静电控制和寄生效应 。

风险与挑战

  • [高] 停止层刻蚀不足或刻蚀穿透：如果沉积的停止氧化层膜密度较差或厚度不均匀，随后的各向异性 a-Si 心轴（mandrel）刻蚀可能会过早穿透氧化层，导致下方的衬垫氮化物（pad nitride）和衬垫氧化物（pad oxide）层被不必要地消耗 。这种穿透是由化学刻蚀抗性不足引起的，通常是由于低温沉积过程中过多的氢结合和低网络密度所致 。由此产生的衬垫堆叠局部侵蚀会导致硅衬底受到物理损伤，从而在最终的鳍片沟槽刻蚀过程中造成严重的鳍片高度变化和局部缺陷 。

  • [中] 应力过大导致衬垫氮化物分层：沉积的停止氧化层中过高的内禀压应力或拉应力可能导致衬垫氮化物/衬垫氧化物堆叠的机械不稳定性 。在沉积过程中，快速的薄膜形核或氧化层与下方氮化物层之间的热膨胀系数失配会在界面处产生高剪切应力 （工程实践）。这种应力可能导致硬掩模堆叠发生局部分层、微裂纹或“剥离”，从而扭曲后续的光刻图案，并导致线边缘粗糙度或所制造的硅鳍片出现严重的结构失效 。

  • [中] 台阶覆盖率差和厚度不均匀：晶圆上停止氧化层沉积的不均匀性会导致刻蚀停止工艺窗口出现差异 （工程实践）。如果 PECVD 的台阶覆盖率受到影响，氧化层较薄的区域在 a-Si 心轴图形化的过刻蚀阶段会被更快地清除 。这种空间上的不均匀性会导致关键尺寸（CD）变化和 SADP 中的“节距漂移”（pitch walking），即相邻的硅鳍片呈现交替的宽度和高度，严重降低了 FinFET 对匹配的电气性能 。

  • [低] 等离子体对下方有源区的损伤：在 PEALD 或 PECVD 工艺过程中，来自等离子体的高能离子轰击和紫外辐射可能会在下方的硅衬底中诱导电荷陷阱和物理晶格缺陷 。尽管衬垫氮化物和衬垫氧化物层起到屏蔽作用，但强烈的 RF 场仍可能导致硅-电介质界面处的载流子俘获，从而导致最终集成的 14nm 器件出现亚阈值摆幅退化和阈值电压漂移 。

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