14nm FinFET

在前一步骤中生长的衬垫氧化层（pad oxide）充当了关键的应变与应力缓冲层，以防止由于氮化硅薄膜的高本征拉应力导致机械缺陷（如裂纹、位错或堆垛层错）扩展到下方的硅衬底中 [P1][P2][P5]。本步骤中沉积的衬垫氮化层（pad nitride）在 14nm FinFET 图形化工艺流程中发挥多种关键的集成功能 [P2][T2]（工程实践）。首先，它作为后续浅沟槽隔离（STI）硅刻蚀工艺的稳健硬掩模 [P2][T1]。其次，它作为一种氧化阻挡掩模，防止顶部有源硅区域在后续的高温热处理步骤中发生氧化 [T1]。第三，它在随后的 STI 化学机械平坦化（CMP）工艺中充当高选择性的抛光停止层，以保护有源硅沟道 [P3][T1]。此步骤完成后，工艺流程进入停止氧化层沉积（Stop Oxide Deposition）和非晶硅（a-Si）硬掩模沉积，为后续定义垂直鳍片的亚光刻图形化做好准备 [P2][T1]（工程实践）。

• [高] 应力诱导的位错形成与结漏电：化学计量比 LPCVD 氮化硅薄膜的高内禀拉应力会在有源区边缘界面产生巨大的集中机械应力 [P1][P4]。如果焊盘氧化层（pad oxide）缓冲层过薄，或者热预算控制不当，这种应力会诱导硅位错沿 <111> 滑移面扩展 [P1]。当这些晶体缺陷与 14nm FinFET 的结耗尽区相交时，它们会充当高导电路径，从而显著增加应力诱导漏电流（SILC）并导致待机功耗恶化 [P1][T2]。
• [高] 薄膜开裂与晶圆翘曲：由于化学计量比氮化硅具有高内禀拉应力，拉伸应变会随沉积薄膜的厚度增加而扩大 [P4]。如果在沉积过程中没有采取应力缓解措施，累积的应力可能超过材料的临界断裂韧性，从而导致薄膜开裂 [P4]。这种应力还会诱发严重的晶圆翘曲，导致后续光刻和反应离子刻蚀（RIE）过程中无法进行正常的静电吸附（electrostatic chucking），进而导致聚焦性能下降和晶圆搬运故障 [P1]。