14nm FinFET 14nm 工艺步骤

PECVD 形成机械强度高的 SiN 硬掩膜，在不损伤下层器件结构的同时保持图形转移保真度。

器件背景与集成逻辑

在 CONTACT_SC 模块中，PECVD SiN 硬掩膜沉积步骤被引入于氧化物基硬掩膜形成之后、后续有机旋涂涂覆步骤之前，其目的是为 14 nm FinFET 集成中的接触孔定义提供一种具有高机械强度和抗等离子体能力的图形转移层。在该工艺位置上，氮化硅层作为复合硬掩膜使用，在将精细接触特征转移至下方介电层堆栈时提升刻蚀选择比和轮廓保真度；随着该技术节点中接触关键尺寸逼近光刻极限，这一能力成为必要条件。在 PEALD 氧化物硬掩膜沉积之后再沉积 SiN 的选择，体现了一种集成策略：共形氧化物提供界面覆盖和应力缓冲，而其上的氮化物则在后续接触刻蚀中所采用的含氟碳和氢基等离子体环境下提供更高的化学耐久性。该步骤同时为后续旋涂碳和旋涂氧化物层准备了化学相容且机械刚性的表面，从而保证涂覆均匀性，并在随后的光刻与刻蚀循环中最大限度地降低图形塌陷风险。

物理与化学沉积机理

PECVD 氮化硅沉积依赖于非平衡等离子体

物理过程，其中高能电子将含硅和含氮前驱体气体解离为活性自由基，从而在晶圆表面驱动薄膜生长。这些自由基吸附于表面并发生受表面限制的反应，形成交联的 Si–N 网络；同时，氢会根据等离子体化学环境和表面反应路径，以 Si–H 和 N–H 键的形式被引入薄膜中。由于等离子体提供的活化能与衬底加热相互独立，该工艺将薄膜形成与热预算解耦，使其能够在温度敏感的中段互连结构之后进行沉积，而不会在下层结构中引发扩散或应力松弛。自由基通量、离子轰击与表面迁移率之间的平衡决定了薄膜的致密度和微结构：增强以自由基驱动的氮化反应有利于提升刻蚀抗性，而过高的离子能量则可能在界面处引入晶格损伤和缺陷态。

材料与方法选择依据

选择氮化硅作为硬掩膜材料，源于其本征的高键合强度、低渗透性以及相较于大多数二氧化硅材料在湿法和干法刻蚀中的优异抗蚀性，这些特性直接提升了高密度接触阵列中的图形转移裕量。相较于 LPCVD，PECVD 被选用是因为前者所需的高温与先进 FinFET MOL 集成不相容，而通过调控等离子体化学以降低氢含量并改善网络致密化，PECVD 仍可提供足够的薄膜质量。从参数相互作用的角度来看，相对于含硅物种，提高氮自由基的供给量可使薄膜成分趋近化学计量比键合，从而增强化学耐久性，但同时可能增加内应力；而更高的表面迁移率有助于致密化并降低孔隙率，却可能以应力累积为代价。这些具有方向性的权衡促使对等离子体状态和薄膜性质进行严格的工艺监控，以确保氮化物硬掩膜在不损害下层器件结构的前提下，同时满足机械与集成方面的要求。

14 nm FinFET 的节点特定考量

在 14 nm 技术节点，接触图形化必须应对由鳍、侧墙间隔层以及置换金属栅结构所形成的高纵横比地形，使得硬掩膜完整性成为影响良率的关键因素。该节点下的 PECVD SiN 需要在共形性与定向沉积特性之间取得平衡，即在接受相较 ALD 较低的阶梯覆盖率的同时，换取更高的产能以及满足激进接触刻蚀所需的更佳机械强度。此外，必须对氮化物层中的应力和氢含量进行精细控制，以避免鳍形结构变形或界面态生成，从而导致接触电阻升高和器件可靠性下降，这与先进接触方案中所报道的 FinFET 集成挑战相一致。

[高] 等离子体诱导的界面损伤：在 PECVD 过程中，过量的离子轰击会在下方氧化物或半导体界面处产生缺陷和俘获电荷，其原因在于高能离子穿透正在生长的 SiN 层并破坏局部成键结构，从而降低 FinFET 接触区域的电学可靠性。
[高] 富氢薄膜形成：等离子体沉积过程中脱氢不足会导致 Si–H 和 N–H 键的高浓度残留，形成多孔、低密度的氮化物薄膜，其刻蚀抗性降低且更易吸湿，这与 PECVD SiN 中所描述的氢掺入机制一致。
[中] 硬掩膜应力诱导的形变：PECVD SiN 薄膜中的本征拉应力或压应力可机械耦合到狭窄的鳍状结构和接触结构中，在受限几何条件下由于弹性能量最小化而引起线条弯曲或 CD 畸变。
[中] 刻蚀选择性不足：薄膜成分和密度的变化会改变 SiN 相对于下方氧化物硬掩膜的相对刻蚀速率，导致在接触刻蚀过程中硬掩膜过早侵蚀并造成图形保真度下降，这与 SiN 沉积研究中所阐述的材料属性依赖性一致。
[低] 薄膜微结构非均匀性：晶圆表面等离子体密度或自由基输运的空间变化可能导致氮化物微结构不均匀，在后续工艺处理中表现为局部刻蚀抗性和机械稳定性的差异。

PECVD 形成机械强度高的 SiN 硬掩膜，在不损伤下层器件结构的同时保持图形转移保真度。

器件背景与集成逻辑

物理与化学沉积机理

PECVD 氮化硅沉积依赖于非平衡等离子体

材料与方法选择依据

14 nm FinFET 的节点特定考量

[高] 等离子体诱导的界面损伤：在 PECVD 过程中，过量的离子轰击会在下方氧化物或半导体界面处产生缺陷和俘获电荷，其原因在于高能离子穿透正在生长的 SiN 层并破坏局部成键结构，从而降低 FinFET 接触区域的电学可靠性。
[高] 富氢薄膜形成：等离子体沉积过程中脱氢不足会导致 Si–H 和 N–H 键的高浓度残留，形成多孔、低密度的氮化物薄膜，其刻蚀抗性降低且更易吸湿，这与 PECVD SiN 中所描述的氢掺入机制一致。
[中] 硬掩膜应力诱导的形变：PECVD SiN 薄膜中的本征拉应力或压应力可机械耦合到狭窄的鳍状结构和接触结构中，在受限几何条件下由于弹性能量最小化而引起线条弯曲或 CD 畸变。
[中] 刻蚀选择性不足：薄膜成分和密度的变化会改变 SiN 相对于下方氧化物硬掩膜的相对刻蚀速率，导致在接触刻蚀过程中硬掩膜过早侵蚀并造成图形保真度下降，这与 SiN 沉积研究中所阐述的材料属性依赖性一致。
[低] 薄膜微结构非均匀性：晶圆表面等离子体密度或自由基输运的空间变化可能导致氮化物微结构不均匀，在后续工艺处理中表现为局部刻蚀抗性和机械稳定性的差异。

14nm FinFET预览

工艺截面图

本步要点

原理展开

器件背景与集成逻辑

物理与化学沉积机理

材料与方法选择依据

14 nm FinFET 的节点特定考量

风险与挑战

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物理与化学沉积机理

材料与方法选择依据

14 nm FinFET 的节点特定考量

风险与挑战