简介
随着互补金属氧化物半导体（CMOS）技术缩减至亚微米范畴，在提高性能的同时维持器件可靠性已成为半导体制造商面临的巨大挑战 。从历史上看，工作电压并未与物理栅极长度成比例缩减，这导致晶体管沟道内产生了极高的横向电场 。为了减轻这些高电场引起的严重退化，工艺工程师引入了轻掺杂漏极（LDD）结构 , 。
在 p 型金属氧化物半导体（PMOS）晶体管中，这种结构改进被称为 p 型轻掺杂漏极（PLDD）或 P 型 LDD 。PLDD 是位于高掺杂源/漏极（S/D）接触区与沟道之间的一个浅层的、中等掺杂区域 , 。通过插入该过渡区，结的突变性得以降低，使漏极电压能够跨越更宽的耗尽区，从而有效降低了峰值横向电场 。
在现代制造业中，例如在 28nm 平面工艺 中，PLDD 工程是优化跨导（$G_m$）、降低亚阈值漏电流（$I_{off}$）以及抑制短沟道效应（SCE）的关键因素 , 。对于任何从事先进逻辑技术工作的工艺集成或器件工程师而言，了解 PLDD 的物理机制、工艺依赖性和失效模式至关重要 。
物理与机制
PLDD 的运行物理学依赖于掺杂分布、空间电荷区和静电场之间的基本关系 。根据泊松方程，电场（$E$）的空间梯度与耗尽区中的净电荷密度（$\rho$）直接成正比 ：
$$\nabla \cdot \mathbf{E} = \frac{\rho}{\varepsilon_{si}}$$
其中 $\varepsilon_{si}$ 代表硅的介电常数 。在突变的非 LDD 结中，重掺杂 p 型（$P^+$）与 n 型阱陡峭接触，使空间电荷集中在极窄的耗尽层内 。在高漏极偏压下，该窄耗尽层产生极尖锐的电势降，在漏极边缘附近产生强烈的峰值横向电场 , 。
通过引入 PLDD 实现梯度 $P^+ / P^- / N$ 掺杂分布，空间电荷被分布在物理上更宽的耗尽宽度内 。耗尽区的这种空间展宽使得相同的漏源电压降落在更长的距离上，从而显著降低了横向电场的峰值 。
载流子输运与可靠性工程
降低峰值横向电场直接解决了几个关键的高场可靠性问题：
- 碰撞电离与雪崩击穿： 被横向电场加速的高能载流子（热载流子）会与硅晶格碰撞，打破共价键并产生二次电子-空穴对 。这种碰撞电离可能引发雪崩击穿或导致寄生双极型晶体管开启 （工程实践）。通过 PLDD 降低峰值电场，可抑制这些热载流子的指数级产生 。
- 热载流子注入（HCI）： 能量足以克服硅导带/价带与栅介质导带/价带之间能垒的热载流子，可以注入到栅氧化层或侧墙介质中 。一旦被俘获，这些载流子会改变局部静电势，导致阈值电压（$V_t$）漂移和跨导（$G_m$）退化 , 。
PMOS 与 NMOS LDD 物理特性对比
虽然 n 沟道和 p 沟道器件都采用 LDD 结构，但由于空穴输运的本质特性，PMOS 晶体管表现出独特的物理特征 , 。与电子相比，空穴在硅中的碰撞电离系数明显更低，迁移率也更低 , 。这使得 PMOS 器件最初比其 n 型轻掺杂漏极（NLDD）对应器件更不易受到经典热电子退化的影响 。
然而，由于空穴在硅/栅氧化层界面处的注入能垒低于电子，热空穴注入在亚微米 PMOS 器件中仍然是一个严重的可靠性问题 , 。此外，硼（主要的 p 型掺杂剂）相对于砷或磷具有更高的扩散速率，因此需要更严格的热预算控制，以防止 PLDD 过度扩散到沟道中 , 。
工艺原理与集成
将 PLDD 集成到标准的 CMOS 工艺流程中，需要精确的顺序协调，以保护沟道并定义浅结扩展区 , 。
栅极图形化与刻蚀（传统/虚拟栅极）
│
▼
PLDD / 扩展区离子注入
（自对准于栅极边缘）
│
▼
侧墙沉积与刻蚀
（氧化物/氮化物共形层）
│
▼
重掺杂源/漏区离子注入
（通过侧墙宽度偏离沟道）
│
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快速热退火（RTA）
（掺杂剂激活与损伤修复）
集成流程步骤
1 . 栅极图形化： 工艺在栅极堆叠沉积和光刻定义后开始，此时蚀刻传统的掺杂多晶硅栅极或牺牲性 虚拟栅极 。 2. PLDD 注入： 使用栅电极作为自对准掩模进行离子注入 , 。这确保了 PLDD 区域与栅极边缘完美对准 。光刻掩模用于保护 NMOS 区域，同时暴露 PMOS 区域以进行 p 型掺杂物种注入 , 。 3. 侧墙形成： 沉积共形介质层（通常为二氧化硅、氮化硅或两者的双层结构）并进行各向异性干法刻蚀，以形成栅极侧墙 , 。 4. 重掺杂源/漏区注入： 执行高剂量、低能量的 $P^+$ 离子注入 。侧墙作为物理偏移掩模，使高浓度的 $P^+$ 掺杂剂远离栅极边缘，从而在侧墙下保留轻掺杂的 $P^-$ 扩展区 , 。 5. 激活退火： 执行快速热退火（RTA）步骤以激活注入的掺杂剂并修复离子轰击造成的晶格损伤 ，（工程实践）。
定向参数关系
PMOS 器件的性能和静电完整性对 PLDD 工艺参数高度敏感：
- 注入能量与 . 结深（$X_j$）： 增加 PLDD 注入能量会将掺杂剂驱动到硅衬底更深处 。更深的结会增加漏极与沟道之间的电荷共享，从而加剧 SCE，增加漏极感应势垒降低（DIBL），并加速 $V_t$ 滚降 , 。因此，降低注入能量对于维持浅结至关重要 。
- 注入剂量与串联电阻（$R_{sd}$）： 增加 PLDD 掺杂剂量可降低扩展区的寄生串联电阻 。然而，更高剂量会增加沟道结处的载流子浓度梯度，从而提高峰值横向电场并加速 HCI 退化 , 。工艺工程师必须权衡这一取舍，以优化器件速度和寿命 。
- 倾斜角度与 Halo 共同注入： 为了进一步抑制 DIBL，PLDD 注入通常伴随有倾斜的、相反类型的“Halo”或“Pocket”注入（例如 PMOS 使用 n 型砷或磷）（工程实践）。增加 Halo 注入的倾斜角度可将掺杂剂放置在栅极下更深的位置，从而提高漏极边缘的局部沟道掺杂，防止穿通漏电 。
- 退火热预算与 （工程实践） 轮廓陡峭度： 需要高温激活以获得低薄层电阻，但过高的热预算会导致硼的横向扩散 ，（工程实践）。这种横向扩散减小了有效沟道长度（$L_{eff}$）并增加了栅-漏重叠电容（$C_{gd}$），从而降低了高频性能 。
挑战与失效模式
随着器件尺寸的缩小，PLDD 区域成为物理和电气失效模式的焦点 （工程实践）。
1. 低温下的载流子冻结效应
在低温或深冷应用（如空间电子设备或量子计算接口）中，PMOS 器件会经历载流子冻结效应 。由于轻掺杂 $P^-$ 区中硼掺杂剂的电离是热激活的，降低温度会限制将电子从价带跃迁到受体能级所需的热能 , 。这导致自由空穴浓度大幅下降，导致 PLDD 串联电阻（$R_{sd}$）呈指数级增加、跨导严重退化，并限制了线性区的驱动电流 。
2. 侧墙电荷俘获与总电离剂量退化
在暴露于电离辐射的环境中（例如航空航天应用），覆盖在 PLDD 区域上方的侧墙介质会充当电荷陷阱 。总电离剂量（TID）辐射会在侧墙氧化层和氮化层内产生电子-空穴对 。虽然电子由于其较高的迁移率会迅速漂移出，但正空穴会陷落在 Si/介质界面附近 。
在 PMOS 器件中，这种 $P^-$ 扩展区上方的正电荷积累会耗尽下方的 p 型载流子 。由此导致的空穴耗尽增加了局部串联电阻（$R_{sd}$），从而降低了晶体管的驱动电流 。同时，电离辐射从侧墙层中释放出氢离子（$H^+$），这些离子迁移到栅氧化层界面并使 Si-H 键去钝化，产生导致阈值电压偏移的界面态 。此迁移过程是热激活的，并遵循阿伦尼乌斯行为：
$$D = D_0 e^{-\frac{E_a}{kT}}$$
其中 $D$ 是扩散系数，$E_a$ 是活化能，$k$ 是玻尔兹曼常数 。
3. 硼穿透
由于硼是一种相对较小的原子，它在硅和二氧化硅中表现出较高的扩散速率 （工程实践）。在高温激活步骤中，注入到 PLDD 区域或栅极中的硼很容易穿过薄栅氧化层扩散到下方的沟道区域 。这种硼穿透会改变沟道掺杂浓度，导致不受控的阈值电压漂移、亚阈值摆幅（$S$）增加以及严重的器件间非均匀性 。
技术节点演进
随着工业界从平面架构向三维架构转型，PMOS 漏极扩展区的设计经历了根本性的结构变革 。
平面节点（例如：28nm） FinFET 节点（例如：14nm / 7nm）
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│ • 离子注入 PLDD │ │ • 共形 S/D 扩展区 │
│ • 传统氧化物/氮化物侧墙 │ ───> │ • 原位掺硼 SiGe │
│ • 亚阈值滚降限制 │ │ • 外延应变产生 │
│ │ │ • 复杂的 3D 鳍片栅极控制 │
└───────────────────────────────┘ └───────────────────────────────┘
平面节点（例如：28nm）
在以 28nm 平面工艺 为代表的平面时代，PLDD 主要通过标准离子注入结合 Halo 注入来定义，以防止亚阈值穿通 , 。重点在于优化侧墙厚度和快速热退火工艺，以平衡重叠电容与串联电阻之间的权衡 ，（工程实践）。
FinFET 时代（例如：14nm 至 7nm）
随着 14nm FinFET 和 7nm FinFET 架构的引入，物理沟道变成了由栅电极三面包围的薄硅鳍片 ，（工程实践）。这种多栅结构提供了优越的静电控制，降低了对深 LDD 分布以抑制 DIBL 的绝对必要性 。
然而，狭窄的鳍片几何结构带来了一个重大挑战：源极和漏极区域极高的寄生电阻 （工程实践）。为解决此问题，标准的离子注入 PLDD 在很大程度上被源/漏腔中的硅锗（SiGe）选择性外延生长（SEG）所取代 （工程实践）。SiGe 原位掺入硼以形成高导电性、超浅且共形的 S/D 扩展区 。此外，锗相对于硅更大的晶格常数在 PMOS 沟道中引入了压应力，显著提高了空穴迁移率 ，（工程实践）。
全环绕栅极（GAA）与纳米线架构
在全环绕栅极（GAA）纳米片和垂直纳米线结构中，由于遮蔽效应和极端的垂直几何结构，传统的视线离子注入 PLDD 在物理上已无法实现 , 。现代 GAA 节点利用原子层掺杂或共形外延扩展生长，结合内侧墙来定义沟道与高掺杂储存层之间的精确边界，从而确保沟道长度控制在 10nm 以下的规模 ，（工程实践）。
相关工艺
PLDD 并非孤立存在；其设计和热预算与多个关键的相邻工艺模块紧密相连：
- 侧墙介质沉积与刻蚀： 侧墙的物理尺寸和材料质量直接决定了重掺杂 S/D 注入的偏移量 。标准侧墙利用低压化学气相沉积（LPCVD）或原子层沉积（ALD）以确保在各向异性干法刻蚀前在栅极台阶上实现共形覆盖 , 。
- 硅化物工程： 为建立低电阻接触，执行 自对准硅化物（Salicide） 工艺 。栅侧墙可防止硅化物金属（如钴或镍）连接栅极和 S/D 区域，否则会导致灾难性的电气短路 ，（工程实践）。在先进节点中，镍硅化物 因其低电阻率和低硅消耗而被广泛使用，但其热预算受限极大，需要在高温 PLDD 激活后进行低温处理 ，（工程实践）。
- 硅化物阻挡： 在特定模拟或高压布局区域（故意需要高电阻），沉积一层 硅化物阻挡（Salicide Block） 介质，以防止金属-硅反应，从而保留下方轻掺杂 LDD 区域的高薄层电阻 。
- 后栅极（Gate-Last）HKMG 集成： 在高 k 金属栅极（HKMG）的后栅极或替换金属栅极（RMG）流程中，牺牲性 虚拟栅极 在高温 S/D 和 PLDD 激活退火 之后 被移除并替换为高 k 介质和功函数金属 ，（工程实践）。这种“后栅极”序列可防止娇贵的金属栅极和高 k 堆叠在掺杂剂激活期间经历严重的热退火退化 ，（工程实践）。
未来展望
随着半导体行业迈向互补场效应管（CFET）架构——即纳米片 PMOS 和 NMOS 器件垂直堆叠在一起——PLDD 和结扩展工程面临着前所未有的集成障碍 。在 CFET 中，底层和顶层沟道区域必须独立掺杂 （工程实践）。
由于传统的视线离子注入无法在不掺杂顶层沟道的情况下选择性地瞄准底层沟道，行业正转向先进的化学处理 。这包括使用高选择性各向同性原子层刻蚀（ALE）来雕刻精确的内侧墙腔，随后进行选择性的、共形生长的原位掺杂外延层 （工程实践）。控制顶层器件的热预算以防止底层器件 PLDD 轮廓的外扩散，仍是 2nm 以下节点路径探索中最活跃的研究领域之一 。