低能量接触工程：物理原理、工艺机制与先进制程集成

引言

在现代超大规模集成电路（VLSI）制造中，金属-半导体界面处的接触电阻（$R_c$）已成为限制晶体管开关速度与能量效率的主要瓶颈之一。随着逻辑器件从平面结构演变为诸如鳍式场效应晶体管等三维架构，物理接触面积急剧收缩。随着集成电路尺寸缩小，器件电流密度的增加要求更小的欧姆电阻与更小的接触物理尺寸 [T2]。因此，降低比接触电阻率（$\rho_c$）对于维持驱动电流并防止严重的 RC 信号延迟变得至关重要。

低能量接触（LEC）工程策略集成了低动能工艺步骤——包括超低能离子注入、温和等离子体表面处理以及如原子层沉积等高自限制、低损伤金属化技术——以在对底层晶体衬底损伤极小的前提下建立高导电电学界面。通过防止超浅结中的晶格非晶化与深层缺陷生成，低能方法能够实现陡峭的有效掺杂剖面，同时最大限度地减少界面陷阱态。理解这些物理原理对于开发先进节点（包括 14nm FinFET 和 7nm FinFET 工艺流程）至关重要。

物理与机制

低能量接触的运行依赖于固态能带理论与界面能级特性。当接触金属或准金属导体（如氮化钛或难熔金属硅化物）与掺杂半导体接触时，由于功函数不匹配与费米钉扎效应，会形成被称为肖特基势垒高度（SBH）的能量势垒。在未钝化的界面处，高密度的悬挂键与结构缺陷会在禁带中央附近产生局域态，钉扎费米能级并阻碍势垒高度的有效调制。

载流子跨越金属-半导体结的传输主要通过三种物理机制进行：

1. 热发射（TE）：在低表面掺杂浓度下占主导，载流子通过热激活克服完整势垒。
2. 热场发射（TFE）：在中等掺杂浓度下发生，受热激发载流子隧穿势垒顶部变窄的区域。
3. 场发射（FE）：在极高表面有效掺杂浓度下占主导，界面耗尽层宽度缩窄至足以使量子力学隧穿直接在费米能级附近发生。

对于存在较高势垒的半导体，建立低电阻欧姆接触的核心物理策略是形成高掺杂的表面层。当界面处的有效载流子浓度降低时，耗散区宽度随之增加，导致电荷传输机制脱离量子隧穿范畴 [P3]。高能离子轰击或剧烈物理溅射会产生点缺陷与表面非晶化层。这些缺陷会诱发二维可变程跳跃（2D-VRH）和陷阱辅助导电，降低有效载流子迁移率并增加关态反向漏电流。低能量接触工艺可抑制此类结构扰动，保持晶格周期性并促进场发射传输。

工艺原理

制造低能量接触需要在表面准备和接触金属形成过程中精确控制动能传递、化学反应活性以及热预算。

离子束动力学与漂移传输

在接触前掺杂中，注入离子必须精确分布在距表面极浅的原子层内。受 Child 定律支配的空间电荷限制影响，降低提取电压会降低离子束流密度，这在低能束流传输过程中带来了吞吐量挑战。在减速模式（decel-mode）下，注入机先以较高能量提取离子，并在撞击晶圆前将其减速。若减速前通过电荷交换形成中性粒子，这些粒子将保留高提取能量并轰击衬底，造成深层能量污染。先进低能设备采用专用漂移模式（drift-mode）束线与优化离子光学器件，无需减速即可传输低能离子束，从而获得超浅且缺陷极少的有效掺杂分布。

顺应性软金属化沉积

传统物理气相沉积（PVD）溅射会使用高能离子和高速金属原子轰击半导体表面，破坏晶体界面的完整性。低能量接触流程采用温和的化学沉积取代剧烈 PVD，例如原子层沉积（ALD）或低功率化学气相沉积（CVD）。ALD 依赖自限制的热表面反应，逐个原子层地生长接触金属阻挡层，避免了高能物理轰击造成的表面损伤。

界面钝化与热预算控制

在等离子体表面清洗或化学处理之前，可涂覆超薄介质屏蔽层以衰减自由基的动能冲击。金属化沉积完成后，需要进行热退火以形成硅化物相并激活掺杂剂。通过将硅化物覆盖范围扩大至整个源漏区域而不仅局限于接触孔内部，能够显著增加硅化物与硅界面接触面积，从而降低净接触电阻 [T1]。使用快速热退火（RTA）或毫秒级激光退火的物理过程可以在受限的时间窗口内激活表面掺杂剂，抑制不希望发生的掺杂剂去激活或相降解。

挑战与失效模式

实施低能量接触工艺会引入特定的集成脆弱点，需要严格监控：

• 能量污染穿透：意外的高能中性掺杂粒子穿透超出预期的结深，会形成局域漏电路径，恶化短沟道静电控制性能。
• 残留缺陷陷阱辅助漏电：退火后残存的亚表面点缺陷会充当复合中心，抬高栅极至漏极以及源极至衬底的漏电流。
• 界面阻挡层氧化：在阻挡层金属沉积期间存在微量氧气或水汽（例如形成 TiOxNy 而非纯 TiN）会改变有效功函数，抬高肖特基势垒高度并导致接触电阻陡增。
• 表面掺杂剂流失与偏析：接触界面附近的高浓度掺杂剂在热退火过程中易偏析至上覆的金属硅化物或介质盖层中。有效表面载流子的流失会拓宽耗尽区宽度，使传输机制由场发射退化回高电阻的热发射模式。

技术节点演进

低能量接触工程的集成形式随着器件几何架构的演进而不断升级：

• 平面节点（[28nm 平面流程](/zh/flow/cmm5rxyr300009qfq2qwnesdj）：接触形成于宽阔的平面硅表面，采用标准的镍铂硅化物（NiPtSi）。由于接触物理面积较大，体源漏电阻占主导地位，界面接触电阻率尚未成为主要瓶颈。
• 3D FinFET 节点（[14nm FinFET](/zh/flow/cmm5rweze00005ifqn28dmhbz）：垂直鳍片结构限制了物理接触面积，同时增加了高宽高比。引入了低能保形等离子体掺杂和漂移模式注入，以在不使高宽高比硅沟道非晶化的前提下对窄鳍片侧壁进行掺杂。
• 7nm 及以下节点（[7nm FinFET](/zh/flow/cmm4meree0000iofqgygbtxiu）：硅化物缩放达到了物理薄膜极限。集成转向栅极上接触（COAG）结构，需要采用低损伤 ALD 钴（Co）或钌（Ru）衬层进行沟槽接触金属化，并结合低功率自由基表面清洗以保护薄栅极间隔层。

相关工艺

低能量接触集成与多个关键的前端及中端模块步骤紧密协作：

• 干法刻蚀与接触孔刻蚀：在具有高材料选择性和低等离子体轰击损伤的前提下，开出穿过介质层直达浅结的接触通孔。
• 接触刻蚀停止层（CESL）：提供精确的刻蚀停止指示，同时向沟道引入应变以提高载流子迁移率。
• 原子层沉积：沉积超薄、高度保形的接触衬层与扩散阻挡层，避免高能衬底损伤。
• 离子注入与P+接触注入：提供超浅掺杂剂量，建立场发射所需的极高表面载流子浓度。
• 快速热退火：在严格控制的热预算范围内完成电激活并控制硅化物相变。

未来展望

随着晶体管架构从 FinFET 向全环绕栅极（GAA）纳米片、互补场效应晶体管（CFET）以及背面电源传输网络（BSPDN）演进，接触工程面临更严苛的物理限制。背面工艺要求在受限的热预算下，直接从晶圆背面极薄的活性层上形成低电阻接触。

对于诸如 MoS2 等二维过渡金属硫化物（TMD）沟道材料，高能金属化会破坏单层原子键。新兴技术集中于范德华软接触与温和转移工艺，以保护完好的二维晶体格点。同时，利用超薄介质夹层的金属-绝缘体-半导体（MIS）接触方案正在开发中，以解钉扎费米能级，提供一条无需完全依赖极重掺杂激活极限即可降低肖特基势垒高度的新途径。