P+ 接触注入：物理机制、工艺原理与节点演进

引言

在现代半导体制造中，建立与 p 型硅衬底或阱区之间高度可靠、低电阻的电气连接是确保集成电路（IC）稳定运行的基础要求。P+ 接触注入（P+ contact implant）是前段工艺（FEOL）流程中的关键步骤，旨在在金属或硅化物接触插塞正下方形成高掺杂的 p 型区域（$p^+$）。这一局部高浓度掺杂区对于将整流性的金属-半导体界面转化为低电阻欧姆接触至关重要。

如果缺乏专门的 P+ 接触注入，与中度或轻度掺杂 p 型区域的接触将呈现出高肖特基势垒和宽耗尽区，严重阻碍多数载流子（空穴）的传输并引入寄生电阻。随着器件尺寸的缩小，制造出良好欧姆接触的挑战日益增加 [T2]。P+ 接触注入广泛应用于硅基 CMOS 设计的多个功能区域。其中最典型的应用是构建 $V_{SS}$ 接地触点，将 p 阱（p-well）或衬底连接至系统最低电位，以抑制寄生闩锁效应并导出瞬态电荷。此外，在 CMOS 图像传感器（CIS）等像素器件中，p 阱接地触点用于固定参考电位、导出热激发载流子并抑制像素噪声。

器件物理与机制

在接触金属（或金属硅化物）与半导体界面处，由于功函数差异和表面态钉扎，会形成肖特基势垒。对于 p 型硅，能量势垒高度（$Phi_{Bp}$）决定了空穴跨越结区的传输特性。在轻掺杂或中掺杂半导体中，电流传输主要由热电子发射机制支配，载流子必须获得足够的热能才能越过势垒，表现出非线性的整流特性。

为了实现电阻可忽略不计的欧姆接触，主导传输机制必须从热电子发射转向场致发射（量子力学隧穿）。在硅器件中降低接触电阻的传统方法是通过在硅-金属结附近进行局部掺杂来缩窄耗尽区宽度 [P4]。金属-半导体结的耗尽区宽度（$W$）与有效掺杂浓度（$N_A$）的平方根成反比：

$$W \approx \sqrt{\frac{2\varepsilon_s \phi_{bi}}{q N_A}}$$

其中 $\varepsilon_s$ 为半导体介电常数，$q$ 为基本电荷，$\phi_{bi}$ 为内建电势。

通过执行高剂量的 P+ 接触注入，硅表面的有效受主浓度（$N_A$）可提升至 较高受主浓度 数量级甚至更高。这种高掺杂使耗尽区宽度（$W$）显著缩窄至几纳米，使得空穴能够直接隧穿势垒。因此，比接触电阻率（$\rho_c$）大幅下降，从而形成线性的欧姆接触。

除了降低接触电阻外，P+ 接触注入在抑制 p 阱去偏置和寄生闩锁效应方面也发挥着重要作用。在 CMOS 架构中，瞬态电学事件（如电离辐射或过压冲击）可能向 p 阱中注入过量电子-空穴对。如果由于阱电阻或接触电阻过高导致空穴无法快速导出，局部 p 阱电位相对于接地端就会抬升。这种去偏置现象会使相邻的 $n^+/p\text{-well}$ 结正偏，进而触发 CMOS 结构中固有的寄生可控硅（SCR）通路。设计合理的 P+ 接触注入能够提供低电阻抽取路径，迅速导出过量空穴并维持静电电位稳定。

工艺原理

P+ 接触注入的物理实现依赖于离子注入技术，将高能受主离子加速注入目标硅区域中。

掺杂物种选择

硼（$B$）是 p 型硅掺杂的标准受主物种。然而，由于单质硼的原子质量较小，在注入过程中存在严重的轴向与横向扩展（straggle）以及晶格沟道效应。此外，硼在后续热激活过程中具有较高的扩散率。为了获得更浅、更陡峭的结分布，工艺中常选用二氟化硼（$BF_2^+$）作为注入物种。较重的 $BF_2^+$ 分子离子在撞击硅衬底时发生解离，使表面硅层非晶化并自抑制沟道效应，从而形成更紧凑、更浅的投影射程（$R_p$）。

注入能量与剂量

注入能量决定了掺杂峰值位置的投影射程（$R_p$）。对于接触注入，通常选择中低加速能量，以将掺杂物集中在硅化物-硅界面附近，同时避免穿透下方的浅结边界。注入剂量通常设定在较高水平，以确保电激活后的载流子浓度接近硼在硅中的固溶度极限。

激活退火与损伤修复

高剂量离子注入会破坏硅单晶晶格，产生点缺陷和非晶层。因此，必须通过快速热退火（RTA）进行晶格重构，并将硼原子替位到活性晶格位点上。热预算必须谨慎平衡：一方面需要足够的能量溶解扩展晶格缺陷，另一方面过高的热预算会导致掺杂物过度扩散，损害浅结的陡峭度。

工程挑战与失效模式

在先进 CMOS 集成流程中引入高剂量 P+ 接触注入面临若干关键物理失效模式：

• 范围末端（EOR）缺陷引发的结漏电：高剂量注入会在非晶-晶体界面附近产生范围末端位错环。如果这些缺陷位于相邻有源 PN 结的耗尽区内，它们将充当带隙中间复合-产生中心，导致反向结漏电流显著增加。
• P 阱去偏置与闩锁敏感性：若接触注入剂量激活不充分或被形貌缺陷遮蔽，高接触电阻会导致瞬态电流冲击下局部电位坍塌，从而触发寄生闩锁。
• CIS/SPAD 器件中的边缘击穿与噪声：在高压或敏感光电子器件（如单光子雪崩二极管或图像传感器像素）中，将高浓度 P+ 接触放置在浅沟槽隔离（STI）拐角附近会加剧电场集中。结合 STI 界面态缺陷，集中电场会导致边缘过早击穿，增加暗计数率（DCR）和像素噪声。

技术节点演进

平面节点（28nm 及以上）

在传统平面 CMOS 架构中，P+ 接触注入自对准于栅极电极及侧墙介质。注入进入平面源/漏扩散区及衬底接触接头，热激活依赖于 Spike RTA，随后形成金属硅化物（如 $NiSi$）以建立低电阻接触界面。

3D 架构时代（14nm/7nm FinFET）

随着向鳍式场效应晶体管（FinFET）节点的演进，在高而窄的 3D 硅鳍上执行均匀注入面临极大的挑战。传统的视线离子注入会导致严重的阴影效应以及沿鳍侧壁不均匀掺杂。为了实现共形接触掺杂，工艺流程转向采用共形等离子体掺杂（PLAD）以及在源/漏接触区生长原位掺硼硅锗（$SiGe:B$）外延层，同时利用应变工程与高掺杂掺入。

先进 Sub-5nm 及更远节点

在极先进节点下，接触面积的缩放使得界面接触电阻占据了晶体管总寄生电阻的主导地位。传统的离子注入结合 Spike RTA 受限于热平衡固溶度极限。为了进一步提升有效掺杂浓度而不拓宽掺杂分布，预接触沟槽注入结合短脉冲激光热退火被引入接触模块中。激光辅助处理可用于形成具有极高亚稳态激活掺杂浓度的超浅结 [T1]。

集成与相邻模块

P+ 接触注入依赖与前后道工艺步骤的紧密协作：

• 光刻：定义接触开孔窗口，对准偏差可能导致与相邻 N+ 区域发生桥接短路或阱接地覆盖不足。
• 接触刻蚀：在硅化前，通过干法刻蚀穿透介质层开辟接触通孔。刻蚀聚合物残留物或晶格损伤必须彻底清洗，以显露洁净硅表面供接触掺杂。
• 硅化与金属化：金属硅化物（如 $TiSi_2$、$CoSi_2$ 或 $NiSi$）降低肖特基势垒高度，而下方的 P+ 注入缩窄势垒宽度，两者协同将总接触电阻降至最低。
• 平坦化：化学机械平坦化（CMP）维持全局表面平坦度，确保接触光刻中的焦深一致性以及全片注入深度的一致性。