引言
在现代半导体制造中，建立与硅衬底之间高度可靠、低电阻的电气连接是确保集成电路（IC）性能稳定的基础要求 。P+ 接触注入（P+ contact implant）是前段工艺（FEOL）流程中的一个关键步骤，旨在在接触插塞正下方形成高掺杂的 p 型区域 。这一局部高浓度区域对于将原本具有整流特性的金属-半导体界面转化为低电阻欧姆接触至关重要 。
若没有专门的 P+ 接触注入，与中度或轻度掺杂 p 型区域的接触将表现出肖特基势垒特性，从而严重阻碍载流子传输并引入不必要的电压降 。该注入工艺的应用涵盖了硅片设计中的多个关键功能领域 。最显著的应用是构建 VSS 接地触点，将 p 型阱（p-well）或衬底连接至最低系统电位（VSS），以抑制寄生闩锁效应并管理瞬态电荷 。此外，在现代光电器件中，P 阱接触 CIS（CMOS 图像传感器）在管理像素阵列参考电位方面发挥着重要作用，可导出不必要的暗电流并防止载流子过早复合 。对于在先进制程节点下工作的工艺工程师而言，理解该注入工艺的器件物理、设计权衡及缩放限制至关重要 。
物理机制
在接触金属（或金属硅化物）与半导体之间的界面处，由于费米能级失配，会自然形成一种称为肖特基势垒的电势垒 。p 型硅上空穴的势垒高度（$\Phi_{Bp}$）由金属功函数、硅带隙以及导致费米能级钉扎的表面态决定 。穿过该结的电流密度由载流子传输决定，可使用肖特基发射和热电子发射方程进行建模 。
为了建立电阻可忽略不计的欧姆接触，主要的电流传输机制必须从热电子发射（载流子必须通过热能克服势垒）转向场发射（载流子通过量子力学隧穿直接穿过势垒） 。结的耗尽层宽度（$W$）与有效掺杂浓度（$N_A$）的平方根成反比 ：
$$W \approx \sqrt{\frac{2\varepsilon_s \phi_{bi}}{q N_A}}$$
其中 $\varepsilon_s$ 为半导体介电常数，$q$ 为电子电荷，$\phi_{bi}$ 为内建电势 。
通过执行高强度的 P+ 接触注入，硅表面的有效受主浓度（$N_A$）被提升至极高水平 。这种高掺杂极大地将耗尽层宽度（$W$）缩窄至仅有几纳米的距离（工程实践）。因此，空穴隧穿势垒的概率趋近于 1，从而使接触电阻（$R_c$）降至最低 。
除了降低接触电阻外，P+ 接触注入对于管理瞬态电学应力下的阱电位和载流子动力学也至关重要 。在三阱 CMOS 架构中，n 阱将 p 阱与 p 衬底隔离 。当产生瞬态电荷时（例如由重离子撞击或寄生导通事件引起），会产生电子-空穴对 。产生的空穴积聚在 p 阱中，导致其相对于外部地电位的局部静电势升高 。这种现象称为 p 阱去偏置，可能会使源极至阱结正偏，向阱中注入电子，进而引发单粒子瞬态（SET）或触发闩锁效应 。
通过优化 P+ 接触注入的深度和横向位置，可使横向阱电阻最小化 。这使得过剩的空穴能够通过 VSS 接地触点迅速导出，从而抑制瞬态电位上升并加速系统恢复 。因此，接触注入的深度、掺杂分布和横向间距是确保单粒子免疫力和闩锁抗性的关键调节参数 , 。
工艺原理
P+ 接触注入的物理实现依赖于离子注入（ion implantation），这是一种将电离后的掺杂原子加速并驱动进硅晶格的技术 。必须有方向地调节主要工艺参数，以获得最佳掺杂分布，同时避免造成不可修复的结构损伤或有害的寄生行为 。
掺杂物种选择
硼（B）是用于 p 型硅掺杂的标准受主掺杂物 。然而，由于硼的原子质量较小，在注入过程中会产生显著的横向和纵向扩展，且具有较强的穿过晶体硅晶格沟道效应的倾向 。此外，硼在随后的热激活步骤中表现出高扩散性 。为了缓解这些问题，工艺工程师通常采用二氟化硼（$BF_2$）作为注入物种（工程实践）。较重的 $BF_2$ 分子离子在撞击硅表面时会发生碰撞解离，这会自然使顶部硅层非晶化，抑制沟道效应，并产生更浅、更陡峭的掺杂分布 。
注入能量与深度
注入能量直接控制投影射程（$R_p$），该参数决定了峰值掺杂浓度的深度 。增加注入能量可将掺杂物驱动到更深的硅层中，这有利于构建通向底层阱的深层低电阻接触路径 。然而，能量越高，横向扩展也随之增加，这可能导致 p 型掺杂物侵入相邻的有源区（如 n 通道区域），从而引起阈值电压漂移并产生漏电流 。
注入剂量与损伤
剂量决定了单位面积内注入的掺杂原子总数 。增加剂量可提高表面的峰值浓度，这是降低接触电阻的主要驱动力 。然而，高剂量注入会损伤晶体硅晶格，产生间隙-空位对和非晶区 。必须使用快速热退火（rapid thermal annealing）来修复此类损伤，以激活掺杂物并恢复晶格 。如果剂量过高，完全激活所需的热预算可能导致不必要的掺杂物扩散，从而损害浅结分布 。
阴影效应与掩模
由于先进的前段结构具有高纵横比，注入过程中的倾角和旋转角度需经过仔细调整，以避免相邻栅极结构或光刻胶掩模带来的阴影效应 。栅极及其周围的侧墙通常起到自对准掩模的作用，确保高剂量接触注入相对于沟道精确定位 。
挑战与失效模式
设计和集成 P+ 接触注入涉及应对多种关键的物理和化学失效模式 。
过大的结漏电
高剂量离子注入不可避免地会产生晶体缺陷，特别是在非晶-晶体界面附近的范围末端（EOR）位错环 。如果为了防止掺杂物扩散而限制了热激活预算，这些缺陷可能无法被完全退火消除 。当这些残留缺陷位于有源 PN 结的耗尽区内时，它们会充当带隙中心的复合-产生中心，导致过大的结漏电和功率损耗 。
P 阱去偏置与闩锁
如果 P+ 接触注入掺杂激活度低或深度不足，则通往 VSS 接地触点的接触电阻会升高 。在高注入条件或瞬态事件下，这种增加的电阻会导致 p 阱内局部电位坍塌 。这种阱电位坍塌会使附近的结二极管正偏，触发自维持的正反馈回路（闩锁），从而可能摧毁集成电路 。
SPAD 和 CIS 中的边缘过早击穿
在高压器件、单光子雪崩二极管（SPAD）和 CMOS 图像传感器中，由于结曲率的存在，电场会集中在结的拐角处 。如果 P+ 接触注入放置得太靠近浅沟槽隔离（STI）边界，陡峭的掺杂过渡结合 STI 界面缺陷，可能导致边缘过早击穿和严重的漏电流 , 。在 P 阱接触 CIS 中，这种失效表现为高暗计数率（DCR）和像素噪声 。为了克服这一问题，工艺工程师使用梯度结分布或逆行埋层作为虚拟保护环，将峰值电场从缺陷氧化层界面处移开 。
技术节点演进
随着半导体行业从平面晶体管向 3D 架构过渡，P+ 接触注入的集成经历了巨大的结构性转变 。
28nm 平面节点
在 28nm 平面工艺（28nm Planar Flow）节点，器件采用常规的平面体硅配置（工程实践）。P+ 接触注入是一种标准的平面工艺，相对于栅侧墙氧化层和氮化层进行自对准 。阱隔离采用平面浅沟槽隔离（STI）实现 。在此节点，主要挑战在于控制短沟道效应，并优化硼扩散与接触电阻之间的权衡 。
14nm FinFET 节点
向 14nm 节点的过渡引入了鳍式场效应晶体管（FinFET）架构（14nm FinFET）。在 FinFET 中，有源沟道是一个狭窄的垂直硅鳍 。由于严重的阴影效应和沿鳍高方向的不均匀掺杂，使用传统的视线离子注入在这些鳍的垂直侧壁上执行均匀的 P+ 接触注入极具挑战性 。为了克服这一点，业界转向了共形掺杂技术，如等离子体掺杂（PLAD）或硼掺杂硅锗（SiGe）的选择性外延生长，以同时对沟道施加应变并提供高掺杂接触区域 。
7nm 节点及以后
在 7nm FinFET（7nm FinFET）节点及以后，接触面积缩放达到了一个临界阈值，接触电阻（$R_c$）开始主导晶体管的总寄生电阻 。标准的注入和退火已不足以降低肖特基势垒 。这迫使工艺转向预接触注入（PCI）以及高度工程化的金属-半导体界面 。在此类方案中，超高剂量注入直接在接触沟槽中执行，随后进行激光退火，以实现超过固溶度极限的亚稳态掺杂激活 。
相关工艺
P+ 接触注入并非孤立存在；其成功依赖于多个相邻的制造步骤 。
- 光刻：定义注入窗口（工程实践）。光刻胶掩模的对准精度决定了 P+ 触点与相邻 n 型区域之间的横向间距，从而防止短路 。
- 干法刻蚀：在硅化物形成之前，使用干法刻蚀（dry etching）通过金属前介质（PMD）层开辟接触通孔 。任何刻蚀残留物或对硅表面的物理损伤都可能降低随后的注入和接触质量 。
- 硅化物形成：在 P+ 接触注入和激活后，沉积过渡金属（如钛或钴）并使其与硅反应形成硅化物相 。P+ 注入所建立的高浓度有效掺杂对于降低该硅化物界面的势垒至关重要 。
- 化学机械平坦化：在整个集成流程中使用化学机械平坦化（CMP）来维持平坦的形貌，确保光刻聚焦深度的一致性以及晶圆上注入深度的一致性 。
未来展望
随着行业向 2nm 以下节点、全环绕栅极（GAA）纳米片和互补场效应晶体管（CFET）架构发展，通过晶圆正面布设电源和地线信号正成为主要瓶颈（工程实践）。
为解决此问题，背面供电网络（BSPDN）正在被采用（工程实践）。在 BSPDN 中，VSS 接地触点被移至减薄后的硅晶圆背面 。这种结构性革命需要深层的背面通孔刻蚀、专门的背面 P+ 接触注入以与 p 阱背面建立欧姆接触，以及专用的低温退火步骤以避免损坏预先存在的正面金属化层 。因此，P+ 接触注入的物理机制将继续演进，从正面的平面或鳍式结构向高度专业化的背面接触界面转变 。