半导体制造中的自对准接触（SAC）：原理、物理机制与集成逻辑

引言

当半导体技术节点微缩至 28 nm 以下时，晶体管栅极间距的缩小速度快于光刻套刻精度的改善，这使得器件密度与良率之间产生了根本性的矛盾。自对准接触（SAC）工艺正是为了解决这一矛盾而开发的，它通过将接触孔放置精度与光刻对准容差解耦来实现这一目标。SAC 的核心是一种集成方案：在金属栅极回刻之后，在其上方沉积一层保护性介电层——通常是氮化硅（SiN）。这样，当接触孔被刻蚀进入层间介电层（ILD）时，刻蚀化学物质会选择性地去除氧化物，同时保留完整的氮化硅覆盖层，从而防止源/漏接触与栅极之间发生电短路。

如果没有 SAC，每一个接触通孔都需要较大的套刻容差，以确保轻微错位的接触不会落到栅极上并造成灾难性短路。随着栅极间距从 28 nm 收紧至 7 nm 节点，接触与栅极之间的间距缩小到仅凭扫描仪套刻误差就可能超过可用容差的程度。SAC 将原本会限制良率的光刻对准问题，转变为可通过刻蚀化学和薄膜沉积进行工程化的材料选择性问题。这一范式转变使得高密度 FinFET 制造成为可能，而 FinFET 正是现代逻辑和存储器技术的基石。

在无边界或自对准接触方案中，氮化物层用作刻蚀停止层，而硅化物用于建立与有源区的欧姆接触 [P1]。SAC 在 DRAM 制造中也具有深远意义，其中位线接触和存储节点接触必须在极其紧凑的存储单元间距内形成。在 DRAM 中，SAC 工艺失效是主要的良率限制机制之一，并且这些缺陷通常在物理上非常微细——需要先进电学计量技术才能检测。

物理原理与机制

刻蚀选择性作为基本原理

SAC 的物理基础在于二氧化硅（SiO₂）和氮化硅（SiN）在碳氟基等离子体条件下的差异化刻蚀行为。在反应离子刻蚀（RIE）环境中，氟（F）自由基与表面的硅原子反应，生成挥发性氟化硅（SiFₓ），而来自碳氟前驱体的碳基物种则会沉积聚合物类抑制层。在 SiO₂ 表面上，Si–O 键断裂时释放的氧与碳反应生成挥发性 CO 和 CO₂，这会持续去除聚合物，使得刻蚀得以继续进行。然而，在 SiN 表面上，氮在标准工艺条件下不会形成同等挥发性的碳化合物，因此富碳聚合物层会累积并钝化表面，从而显著降低 SiN 刻蚀速率。

表面反应动力学的这种差异正是 SAC 成为可能的原因。SiO₂ ILD 可以被刻蚀掉以打开接触孔，同时栅极上方的 SiN 覆盖层作为保护屏障得以保留，即使接触图形有意与栅极区域重叠也是如此。

离子增强化学刻蚀

刻蚀过程并非纯粹的化学过程，而是离子辅助的。单独的中性自由基或单独的离子轰击都无法产生高效的方向性刻蚀——两者之间的协同作用至关重要。离子提供了方向性能量，破坏了 SiO₂ 上的聚合物钝化层，使 F 自由基能够到达下方的硅并形成挥发性产物。在 SiN 上，聚合物层更厚且更稳定；在均衡的离子能量条件下，它不会被完全移除，从而维持钝化作用。等离子体中的离子能量分布函数和自由基通量共同决定了在每个表面上刻蚀和钝化哪一方占主导。

器件物理原理

从器件物理的角度来看，SAC 解决了缩放晶体管中固有的寄生电阻和电容权衡问题。接触电阻是源/漏串联电阻的主要组成部分，该串联电阻包括积累层电阻、扩展电阻、薄层电阻和接触电阻。硅化物与硅界面定义了有效接触面积，从而决定了接触电阻率。

在整个源/漏有源区形成硅化物增加了硅化物与硅之间的界面面积，从而降低了总接触电阻 [T1]。可以使用传输长度法跨不同沟道尺寸实验提取接触界面处的本征接触电阻 [P3]。SAC 使接触能够紧靠沟道放置，有助于最小化接触与有源沟道区域之间的扩展电阻和积累层电阻。

同时，保护栅极的 SiN 覆盖层会在接触插塞与栅极电极之间引入寄生电容。如果在 SAC 刻蚀过程中 SiN 覆盖层过度变薄或变圆，栅极到源/漏的介电层厚度就会减小，导致更高的寄生电容和潜在的可靠性退化。因此，SAC 工艺必须在对 SiN 的高 SiO₂ 刻蚀选择性与接触孔轮廓的精确尺寸控制之间取得平衡。

工艺原理

栅极回刻与氮化物覆盖层形成

SAC 工艺流程始于栅极图形化和源/漏形成之后。在高 k/金属栅极集成方案中，金属栅极被沉积并平坦化，然后选择性地回刻至低于相邻介电层顶面的位置。随后，一层 SiN 层共形沉积在整个结构上并平坦化，填充回刻的栅极区域。在后续的接触刻蚀过程中，该氮化物层成为栅极的保护性覆盖层。栅极回刻的深度和氮化物沉积的保形性共同决定了覆盖层的最终厚度和形状。

接触图形化与选择性刻蚀

氮化物覆盖层形成后，沉积一层层间介电层覆盖氧化物，并执行标准的接触光刻。接触刻蚀必须相对于 SiN 以高选择性去除 SiO₂。多个工艺参数直接影响最终结果：

• 碳氟气体化学（F/C 比）：较低的 F/C 比促进聚合反应，增加 SiN 钝化和选择性，但存在聚合物在接触孔内累积（夹断）的风险。较高的 F/C 比可提高 SiO₂ 刻蚀速率，但会降低对 SiN 的选择性。
• 氢气（H₂）稀释：向等离子体中加入 H₂ 会清除 F 自由基并促进富碳聚合物形成，这可以提高选择性，但也可能加剧高深宽比接触中的夹断问题。
• 离子能量与通量：更高的离子能量可改善各向异性，并有助于移除接触孔底部的聚合物，但过高的能量可能击穿栅极上的 SiN 覆盖层。离子能量与自由基通量之间的平衡决定了氧化物和氮化物表面上的混合层厚度。
• 压力与气体流量：较低的压力通常能提供更具方向性的离子通量，改善深接触孔中的轮廓控制，但也必须保持操作裕度以确保均匀性。

原子层刻蚀（ALE）过渡

随着接触尺寸缩小且深宽比增加，连续 RIE 在实现原子级精度和选择性方面面临更窄的工艺窗口。等离子体辅助原子层刻蚀（ALE）将表面改性与离子活化解耦，将反应限制在自限性循环内。在 ALE 中，碳氟前驱体首先改变表面化学性质，随后使用低能量 Ar 等离子体步骤移除被改性的层。由于移除步骤中的离子能量可以控制在下方 SiN 溅射阈值以下，因此相比连续 RIE 可以提高选择性，其权衡是较低的整体刻蚀产能。

接触填充与集成

SAC 刻蚀打开接触孔后，进行金属填充——通常逻辑接触用钨（W），或某些存储器应用采用掺杂多晶硅。底部界面的质量至关重要：接触孔底部的残留介电质或污染会增加串联电阻。在阻挡层和金属沉积之前，通常会引入先进的前清洗，例如基于等离子体的原生氧化物去除。在先进节点中，也在评估如钌（Ru）等替代金属，以简化阻挡层堆叠并降低总接触插塞电阻。

挑战与失效模式

接触-栅极短路

SAC 集成中的一个主要失效模式是源/漏接触与栅极之间的直接电短路。当 SiN 覆盖层在接触刻蚀过程中被穿透时（由于化学选择性不足、覆盖层凹陷偏差或过度的物理溅射），就会发生这种情况。一旦氮化物覆盖层被穿孔，下方的栅极金属暴露，后续的金属填充会在栅极和源/漏区域之间形成桥接。

高深宽比接触中的夹断

在 FinFET 等 3D 架构中，SAC 接触孔可能具有高深宽比。随着刻蚀深入深特征结构，碳氟聚合物在侧壁上累积。如果聚合物沉积速率在孔的中段超过溅射移除速率，开口会变窄或完全闭合——这种现象称为夹断。夹断阻碍了接触孔底部氧化物的完全去除，导致开路或高接触电阻。

SiN 覆盖层侵蚀与圆角化

即使 SiN 覆盖层未被完全穿透，SAC 刻蚀过程中发生的局部顶部侵蚀或边角圆角化也会降低工艺裕度。氮化物覆盖层的圆角化会减小接触插塞与栅极金属之间的有效介质间距，从而增加寄生栅极到接触电容，并可能加速与时间相关的介质击穿（TDDB）。

接触底部残留氧化物

在接触孔底部 ILD 刻蚀不完全会在硅化物或有源区上方留下薄层 SiO₂ 残留物。此残留氧化物充当电荷传输的势垒，大幅增加接触电阻。在存储单元中，此问题会使与访问晶体管性能相关的定时参数退化。先进电学计量技术（包括导电原子力显微镜 C-AFM）被用于检测由超薄界面残留物引起的微细电阻异常。

轮廓畸变与边角损失

在高深宽比 SAC 刻蚀中，接触孔轮廓可能出现弓形、锥形，或在 ILD 与 SiN 覆盖层的界面附近出现边角损失。这些畸变源于不均匀的离子角度分布、局部自由基耗尽以及侧壁聚合物累积。锥形轮廓可能导致金属填充的化学气相沉积过程中形成空洞，而保护性覆盖层上的边角损失则减小了防止接触-栅极短路的裕度。

技术节点演进

28 nm 与平面 MOSFET 时代

在 28 nm 节点，具有高 k/金属栅极堆叠的平面 MOSFET 被广泛生产。在许多版图布局中，接触-栅极间距仍然足够，因此 SAC 并非普遍强制要求，具有套刻控制能力的传统接触刻蚀即可达到良率目标。然而，随着栅极间距缩放继续超过套刻精度的改善，引入了利用 SiN 刻蚀停止层的简化 SAC 方案以扩大工艺窗口。28nm 平面工艺流程提供了这一平面过渡期间集成逻辑的示例。

22 nm 与 FinFET 过渡

在 22 nm 节点引入 3D FinFET 架构加速了 SAC 的采用。随着鳍片凸出于衬底之上以及栅极包裹在沟道上，用于接触着陆的物理空间急剧缩小。SAC 工艺——回刻金属栅极、沉积 SiN 介电覆盖层，并相对于氮化物覆盖层选择性刻蚀接触通孔——将晶体管栅极宽度优化与光刻套刻极限解耦。

14 nm 与多重图形化复杂性

在 14 nm 节点，FinFET 密度缩放与自对准多重图形化（SAMP）相结合，增加了边缘放置误差（EPE）的敏感性。SAC 成为标准设计规则的要求。接触间距收紧到套刻偏差需要坚固的材料选择性才能防止栅极短路的程度。选择性刻蚀化学要求变得更加严格，推动了关键层向原子层刻蚀的初步过渡。14nm FinFET 工艺流程展示了该技术节点的集成背景。

7 nm 及更先进节点

在 7 nm 及更小节点，SAC 要求变得日益严格。接触尺寸接近光刻分辨率边界，需要最小化 SiN 覆盖层厚度以控制寄生电容，同时仍保持足够的刻蚀停止能力。7nm FinFET 工艺流程展示了先进的接触模块排列。部署了 ALE 技术以在原子尺度控制选择性。此外，像栅极上接触（COAG）等先进放置概念通过依赖跨不同功能区域的多材料介质覆盖层策略延伸了自对准原则。

为了管理小接触面积下的串联电阻，评估了像无阻挡层 Ru 接触等选项以及优化后的 SAC 刻蚀轮廓。

相关工艺

自对准硅化物（Salicide）

SAC 和 salicide 共享自对准的原则，但发生在不同的集成阶段。Salicide 通过沉积金属与暴露硅的选择性热反应，在源/漏区域上形成低电阻金属-硅化合物，留下载氧化物间隔层上未反应的金属以进行选择性湿法剥离。生成的硅化物作为 SAC 插塞的着陆界面。源/漏凹槽与接触形成之间的关系对于抬高的外延源/漏结构尤为重要。

自对准双重图形化（SADP）

SADP 和 SAC 都利用薄膜沉积保形性和方向性刻蚀选择性来绕过直接光刻分辨率极限。SADP 使用牺牲芯轴和侧壁间隔层将特征密度加倍，而 SAC 依赖介电层刻蚀选择性来支配相对于栅极的接触放置。

预金属介电层（PMD）与 ILD 集成

预金属介电层和 ILD 层构成了 SAC 接触被刻蚀穿过的材料基质。介质密度、化学计量比和应力状态直接影响氧化物刻蚀速率以及对 SiN 覆盖层的选择性。PMD 氧化物与下方氮化物覆盖层之间的界面完整性对于防止接触刻蚀期间发生局部击穿至关重要。

钨接触填充

SAC 刻蚀后，钨金属化常用于接触插塞形成。CVD 钨工艺必须在高深宽比孔中实现无空洞填充，依赖薄衬层/阻挡层堆叠（如 Ti/TiN）。SAC 刻蚀产生的轮廓直接影响金属填充能力：夹断的接触轮廓存在中心空洞形成的风险，而过宽的顶部开口则会增加寄生耦合电容。

未来展望

自对准接触技术的缩放通过几个集成趋势继续演进。首先，随着架构向全环绕栅极（GAA）纳米片转变，对源/漏区域的物理接触通道受到进一步限制。用于 GAA 器件的 SAC 模块需要多层介电覆盖层和专用刻蚀停止衬层，以保护周围的栅极结构。

其次，ALE 在 SAC 应用中的采用正在扩大，研究集中于定制的前驱体化学和脉冲等离子体机制，以最大化氧化物对氮化硅的选择性，同时最小化表面损伤。

第三，包括钌、钼和钴在内的替代导体系统正在被集成到接触插塞中，以降低微缩尺寸下的体电阻和界面电阻。最后，自对准原则正在扩展到更广泛的结构方案中——如自对准栅极接触和自对准阻挡层——通过材料选择性工艺设计减少对光刻对准容差的整体依赖。