自对准接触（SAC）技术：原理、工艺集成与先进节点演进

引言

随着摩尔定律的不断推进，集成电路物理尺寸的缩小已将光学光刻技术推向其物理极限。当晶体管从平面架构过渡到三维结构（例如鳍式场效应晶体管 (FinFET)）时，关键特征的各向空间容差大幅缩减。在这些特征中，连接晶体管有源源极/漏极区域与后段工艺 (BEOL) 金属化层的电接触点（Contact）是最难进行图案化的环节之一。这种挑战通过一种称为自对准接触 (SAC) 的技术得以解决。

传统上，接触孔（Contact via）通过直接光刻图案化工艺来定义，这要求接触插塞与相邻栅极之间必须保持充足的物理余量，以防止意外的电气短路。然而，随着栅极间距（Gate pitch）的缩小，套刻误差（光刻机的对准精度）开始超过可用的对准预算。为此，半导体行业在先进工艺节点引入了 SAC 工艺。通过利用材料选择性而非光刻套刻精度，SAC 使得接触孔即使在光刻掩模有意或无意地偏移到栅极上方时，仍能准确地落在源极/漏极区域。这种工艺解耦使得晶体管栅极宽度和接触尺寸能够独立进行电气性能优化，从而解决了 22nm 以下制程缩减的主要障碍之一。

物理原理与机制

自对准接触 (SAC) 工艺的核心在于高选择性干法刻蚀的物理和化学原理。在典型的 SAC 集成方案中，栅电极顶部覆盖有保护性电介质层，侧壁则由通常为氮化硅 ($SiN_x$) 的栅极侧墙（Spacer）保护。围绕栅堆叠的层间介质 (ILD) 通常由二氧化硅 ($SiO_2$) 制成。SAC 刻蚀的基本要求是去除 $SiO_2$ 层以打开接触孔，同时保持保护性的 $SiN_x$ 盖层和侧墙完好无损。

这种材料选择性是通过氟碳基等离子体化学实现的，其运作基于离子辅助化学刻蚀和表面聚合原理。在等离子体处理过程中，氟碳前驱体 ($C_xF_y$) 分解为活性自由基和离子。这些物质在 $SiO_2$ 和 $SiN_x$ 表面上的反应方式不同：

1 。在 $SiO_2$ 表面： 二氧化硅晶格中的氧与氟碳等离子体中的碳容易反应，形成挥发性的一氧化碳 ($CO$) 和二氧化碳 ($CO_2$) 气体。这种化学反应途径消耗了本会在表面积累的富碳聚合物。因此，氟碳薄膜保持较薄，使氟自由基能够持续穿透活性表面并与硅反应形成挥发性的四氟化硅 ($SiF_4$)，从而实现高刻蚀速率。 2. 在 $SiN_x$ 表面： 与二氧化硅不同，氮化硅晶格中的氮不容易使碳挥发。相反，它会形成挥发性较差的物质，从而允许致密的保护性氟碳聚合物 ($CF_x$) 抑制层迅速积累。这种厚聚合物屏障抑制了活性氟自由基向底层氮化硅表面的扩散，从而有效地停止或显著减慢了侧墙的刻蚀速率。

根据经典的等离子体-表面相互作用模型，这种机制在很大程度上取决于离子能量分布和等离子体的氟碳比 (F/C ratio) 。低能离子轰击产生的物理溅射是激活化学反应和维持各向异性的必要条件，但离子能量必须保持在保护性 $SiN_x$ 聚合物膜的物理溅射阈值以下，以防止拐角腐蚀。通过仔细平衡中性自由基通量和离子通量，可以建立宽广的选择性刻蚀工艺窗口。

工艺原理

为了实现自对准接触 (SAC)，必须执行精确的沉积、平坦化和刻蚀步骤。该集成顺序发生在虚设栅去除以及高 k 金属栅 (HKMG) 流程完成之后。

SAC 工艺集成流程

1 （工程实践）。金属栅凹槽 (Metal Gate Recess)： 在双金属栅沉积和化学机械平坦化 (CMP) 之后，使用可控的各向同性干法或湿法刻蚀对金属栅电极进行选择性凹槽刻蚀。此凹槽步骤在栅极金属上方形成了一个空腔。 2. 氮化物刻蚀停止层沉积： 在整个表面沉积一层保护性的氮化硅 ($SiN_x$) 层，填充凹陷的栅极空腔。此步骤通常使用高台阶覆盖率的原子层沉积 (ALD) 来执行，以确保实现无空洞的致密、无缺陷填隙。 3. 氮化物 CMP 与平坦化： 通过 CMP 将多余的氮化硅磨掉，使氮化物停止层平坦化，仅保留在栅极空腔内作为保护盖层。 4. 覆盖氧化物沉积： 在平坦化的表面上沉积一层层间介质氧化物（覆盖氧化物）。 5. 接触孔图案化与选择性刻蚀： 执行光刻以定义接触孔 （工程实践）。尽管存在光刻窗口与栅电极重叠的套刻偏移，但随后的选择性接触孔刻蚀会穿透覆盖氧化物，并在氮化硅盖层和侧墙处停止，从而防止底层栅极金属暴露 [P1, P2]。 6. 接触金属填充： 沉积阻挡层和接触插塞金属（传统上为钨，近年演变为钴或钌），并随后进行平坦化抛光 [P2, A1]。

+--------------------------------------------------------+
|              光刻掩模 (对准偏差)                       |
|                       [======]                         |
+--------------------------------------------------------+
                           | (选择性刻蚀氧化物)
                           V
      [ 覆盖氧化物 (SiO2) ]    [ 覆盖氧化物 (SiO2) ]
      =======================      =======================
             ||  [ 氮化物盖层 (SiNx) ]  ||
             ||  [      栅极金属      ]  ||
    侧墙   ---> ||                      || <-- 侧墙
    (SiNx)   ||  [      沟道          ]  ||
  -----------++--------------------------++---------------
    源极 /                                  漏极
    外延层 (刻蚀在此处停止并落在源/漏极上)

定向工艺参数相互作用

在选择性干法刻蚀步骤中，必须精确调整工艺参数以平衡刻蚀动力学和选择性。其定向相互作用描述如下：

氟碳比 (F/C Ratio)： 降低 F/C 比（通过使用 $C_4F_8$ 或 $C_4F_6$ 等富碳气体）会增加聚合物沉积。这在方向上改善了 $SiO_2$ 相对于 $SiN_x$ 的选择性。然而，如果 F/C 比过低，高深宽比接触孔内会发生“刻蚀停止”或堵塞，阻碍刻蚀到达底部的源/漏极接触点。
聚合物抑制添加剂： 引入氧气 ($O_2$) 或氢气 ($H_2$) 会改变聚合物沉积速率。氢与氟反应生成 $HF$，降低有效 F/C 比，从而增强 $SiN_x$ 上的聚合物保护厚度。然而，过量的氢会导致 $SiO_2$ 侧壁过度钝化，造成剖面锥度增加并缩小关键尺寸 （工程实践）。
离子能量 (RF 偏置功率)： 增加 RF 偏置功率会提高入射离子的动能。这改善了接触孔剖面的垂直度，并有助于清除高深宽比孔底部的聚合物残留。然而，较高的离子能量会增加物理溅射，从而损坏拐角处的 $SiN_x$ 保护层，导致“肩部凹陷”(shoulder pulldown) 并引发后续的器件短路。

挑战与失效模式

虽然 SAC 工艺助力制程缩减，但它也引入了严重的物理和化学挑战，可能导致良率损失和可靠性问题。

1. 因拐角损伤导致的接触点与栅极短路

在选择性电介质刻蚀过程中，$SiN_x$ 保护盖层和栅极侧墙的顶部拐角会受到剧烈的物理溅射。如果刻蚀工艺选择性不足，或物理离子轰击过于剧烈，$SiN_x$ 拐角会被磨圆——这一现象被称为“肩部凹陷” 。在极端情况下，这种拐角损失会暴露出下方的高 k 金属栅堆叠。随后的接触金属沉积将会在栅极与源/漏极接触点之间形成直接的电气桥接，导致灾难性的器件故障 [P1, P2]。

2. 高电阻失效与原生氧化物残留

为了实现良好的电接触，刻蚀必须完全清除接触孔底部的氧化物，以露出底层外延生长的源/漏极硅 [P1, P3]。然而，用于保护栅极侧墙的聚合反应也可能导致聚合物在接触孔底部堆积。如果这些聚合物未被完全清除，或者在金属沉积前硅表面重新形成原生氧化物层，就会产生高电阻界面。该原生氧化物层会增加肖特基势垒的宽度和高度，导致接触电阻严重增加，并使关键电路参数恶化，例如 DRAM 单元中数据输入与字线预充电之间允许的时间间隔 ($t_{RDL}$) [P3, T3]。需要采取等离子体原生氧化物清洗 (PNC) 等先进清洗步骤来解决此失效模式。

3. 时间相关电介质击穿 (TDDB)

即使选择性刻蚀未导致即时的物理短路，侧墙变薄也可能严重损害器件的长期可靠性。$SiN_x$ 侧墙变薄会缩短接触金属与栅电极之间的物理距离。在高工作电场下，该局部变薄区域会承受高电场应力，加速介质中的电子俘获和缺陷产生。这最终会导致接触点与栅极之间出现过早的时间相关电介质击穿 (TDDB) 。

技术节点演进

SAC 的实施在先进 CMOS 技术节点经历了显著的材料和结构演变。

平面节点（例如 28nm）

在 28nm 平面工艺节点，接触点集成主要通过传统的光刻和干法刻蚀实现，通过保持较宽的栅极间距来维持对准余量。由于扫描仪套刻限制在当时的间距设计规则下仍适用，自对准接触并非所有设计的强制要求 （工程实践）。

早期 FinFET 节点（例如 22nm 到 14nm）

随着 14nm FinFET 节点以及 Intel 开创性的 22nm 三栅极 (Tri-gate) 节点的引入，栅极间距缩小到超过了浸没式多重曝光光刻的套刻限制。SAC 成为必需的集成步骤。工业界引入了覆盖有 LPCVD 或 ALD 氮化硅层的凹槽金属栅 [P1, P2]。该方案成功地将栅极与接触点隔离，使晶体管性能优化与套刻余量约束实现了脱钩。

先进的 7nm 以下节点

随着制程推进到 7nm FinFET 及以下节点，接触孔的深宽比急剧增加，导致严重的孔径缩窄和接触电阻问题。传统的钨接触金属配合氮化钛 ($TiN$) 阻挡层达到了其缩减极限，因为高电阻率的阻挡层消耗了过多的接触孔截面积 [A1, A2]。

为了解决这个问题，先进节点已转向钴 ($Co$) 或钌 ($Ru$) 接触金属化 [A1, A2]。钌尤其表现出较低的本体电阻率，且其自身即可作为扩散阻挡层，从而实现了“无阻挡层”的上部接触结构 [A1, A2]。通过将 CVD 钌直接沉积在电介质侧墙和下部接触点上，导电体积得以最大化，这显著降低了寄生接触电阻，同时在高电流密度下保持了出色的可靠性 [A1, A2]。

未来展望

展望 2nm 以下节点以及全环栅 (GAA) 纳米片晶体管的引入，自对准接触工艺正在演进以支持更复杂的 3D 集成方案。一个关键趋势是背面供电网络 (BSPDN) 的开发，其中电源接触点从晶圆背面引出，将正面完全留给信号布线 （工程实践）。这需要制造深层的自对准背面接触点，且必须精确落在源/漏极外延层上，同时不干扰沟道区域。此外，研究人员正致力于开发新型超低 k 侧墙材料以取代氮化硅，旨在降低寄生接触与栅极电容，同时保持维持自对准接触范式所需的干法刻蚀选择性。