鳍式场效应晶体管（FinFET）：物理学、工艺原理和技术演进

引言

鳍式场效应晶体管（FinFET）是一种三维金属-氧化物-半导体场效应晶体管架构，其中导电沟道形成在从衬底表面突出的薄垂直硅鳍上，允许栅极电极绕过沟道的多个侧面。在场效应晶体管中，导电沟道由电场以电容方式进行控制 [T2]。这种多栅极几何结构从根本上将FinFET与其平面前身区分开来：栅极不是通过单一顶表面栅极控制电流，而是对两个垂直侧壁施加静电影响，在许多实现中还包括鳍的顶表面。

由此产生的栅极-沟道耦合增强使FinFET在先进技术节点成为主导晶体管架构，使半导体产业能够继续性能扩展，同时管理漏泄功耗。采用鳍形沟道的动机源于常规平面晶体管的基本物理约束。随着沟道长度缩小，源极和漏极电场越来越与栅极场竞争对沟道势的控制，这一系列退化现象统称为短沟道效应（SCE）。对数字电路最有影响的SCE是漏极诱发势垒降低（DIBL），它在高漏极偏置下降低阈值电压，并导致不可接受的关态漏泄。

因为载流子分布遵循玻尔兹曼统计，在室温下传统MOSFET的亚阈值摆幅面临着基本的热力学极限 [P1]。FinFET通过给予栅极对沟道静电的几何支配地位来解决这些约束，通过三维环绕实现，而不是改变基本的热发射开关物理。除了硅互补金属-氧化物-半导体（CMOS）逻辑外，FinFET架构还已扩展到化合物半导体和新型图案化方案。本文追溯了FinFET架构的物理原理、工艺逻辑、挑战和技术演进。

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物理学和机制

静电栅极控制

FinFET相对于平面晶体管的中心物理优势是优越的静电栅极控制，用自然长度尺度 λ 量化，它描述源/漏电场渗透进沟道区域的距离。降低 λ 可抑制DIBL并改善亚阈值斜率，使其接近热力学极限。在平面器件中，λ 随栅极氧化物厚度和沟道耗尽深度乘积的平方根缩放。在FinFET中，有效沟道体是薄鳍本身；因为鳍宽度小且栅极环绕它，耗尽体被物理限制，在无需超薄埋氧化物或极端沟道掺杂的情况下大幅降低 λ。更小的鳍宽结合高k介电材料可以通过增强静电栅极耦合来改善短沟道参数性能 [P2]。

FinFET中的沟道宽度 W 是鳍高度两倍加上鳍顶部宽度的和，这意味着可以通过使用更高的鳍来增加驱动电流而不扩大光刻占用面积。这种几何自由度至关重要，因为它将电流驱动需求与光刻间距约束脱钩。多个并联连接的鳍进一步倍增有效宽度，为电路设计师提供量化但灵活的驱动强度范围。

反型层和表面迁移率

与其平面对应物类似，FinFET通过当栅极电压超过阈值电压时静电诱发半导体表面处的反型层来工作。栅极电压应用于栅极介质堆栈，产生垂直电场，使半导体能带弯曲，直到表面载流子浓度超过体掺杂，形成导电沟道。线性区内的漏源电流联合取决于反型电荷密度和载流子表面迁移率，两者都受到沟道界面处垂直电场的影响。

因为FinFET中的主导导电表面是鳍的垂直侧壁，这些侧壁的晶体学取向在输运中起着核心作用。给定平面上的表面迁移率取决于有效质量张量和界面陷阱密度。对于沿 <110> 方向图案化的硅FinFET，{110} 侧壁平面提供高于 {100} 顶表面的空穴迁移率，这一因素影响CMOS工艺中n型场效应晶体管（NFET）和p型场效应晶体管（PFET）之间的性能平衡。

窄鳍宽度处的量子限制

随着鳍宽度减小到低于10 nm的维度，薄鳍体中载流子的量子力学限制变得显著。限制增加了载流子的基态能量，有效增大带隙，从而降低关态漏电。对于硅锗（SiGe）鳍，锗含量引入的较低固有带隙部分被这种限制效应抵消；低锗分数保持了迁移率收益，同时维持可接受的关态漏电特性。

III-N FinFET中的二维电子气通道

在AlGaN/GaN异质结构FinFET中，沟道物理不同于硅器件。AlGaN/GaN界面处的自发和压电极化在无需意向掺杂的情况下产生高密度二维电子气（2DEG）。当AlGaN/GaN堆栈被刻蚀成鳍几何结构时，栅极环绕鳍，可以调制顶部2DEG通道和侧壁金属-氧化物-半导体（MOS）反型通道。因为这两个通道在不同的阈值电压下导通，它们的叠加跨导曲线产生可用于线性功率放大的宽跨导平台。

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工艺原理

鳍定义

硅鳍的物理质量是FinFET性能的基础。FinFET鳍图案化原理要求进行光刻以及各向异性等离子体蚀刻，以实现具有平滑垂直侧壁的高纵横比。等离子体蚀刻的方向性决定侧壁角度；高度各向异性的条件产生更陡峭的侧壁，这对于沿整个鳍高度保持一致的沟道宽度至关重要。蚀刻引入的侧壁粗糙度直接转化为鳍宽度的局部变化和界面陷阱密度，降低载流子迁移率并增加阈值电压变化。

为了实现低于单次曝光光刻分辨率极限的鳍间距，采用自对齐双重图案化（SADP）或自对齐四重图案化（SAQP）技术。详细步骤可在 14nm鳍图案化 中探索。这些工艺利用围绕光刻定义芯材的间隔材料的共形沉积和定向刻蚀回蚀，在不需要额外曝光工具的情况下有效地倍增图案密度。

栅极堆叠形成

替换金属栅极（RMG）工艺，也称为栅极后置，是先进FinFET集成的标准方法。首先图案化牺牲性多晶硅虚拟栅极以定义栅极长度，所有高温源/漏极激活步骤在虚拟栅极就位时执行。然后移除虚拟栅极并用高介电常数（高-k）栅极介质和金属栅极堆栈替换，如 14nm栅极堆叠集成 中所述。此序列将栅极介质的热预算与源/漏极退火脱钩，保留高-k膜的化学稳定性和漏泄特性。

栅极介质必须在三维鳍表面上共形沉积。原子层沉积（ALD）是首选技术，因为它依赖自限性表面反应在垂直鳍侧壁和顶表面上实现均匀覆盖。硅鳍和高-k介质之间的界面层厚度和成分对界面陷阱密度和迁移率有强烈影响。

源/漏极工程和穿通抑制

凸起的源/漏极区域通常通过选择性外延生长应变半导体材料形成——PFET的压应变SiGe和NFET的张应变硅磷化物（SiP）或碳化硅（SiC）。应变修改沟道能带结构，降低载流子有效质量并增加迁移率。谨慎控制外延选择性可防止在介质表面上发生不需要的沉积，并避免相邻鳍之间产生不需要的电桥接。

穿通漏电——源极和漏极之间在栅极控制沟道区域下方的直接载流子流——随着栅极长度缩小变得日益严重。穿通阻止层（PTSL）通过在栅极下方鳍底部引入反掺杂区域形成，在深鳍体中提高势垒并抑制此漏电路径。相邻源/漏极外延区域之间的隔离通过插入在鳍间的介质结构实现，以最小化寄生耦合。

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挑战和失效模式

鳍宽度变化与线边粗糙度

由于FinFET的阈值电压对鳍宽度非常敏感，刻蚀后的鳍宽度的任何变化都会直接转化为芯片上的阈值电压变化。在光刻期间引入并通过刻蚀转移到鳍中的线边粗糙度（LER）会在鳍长度方向上产生局部收缩和突出，充当散射载流子并增加器件间失配的势能涨落。

短沟道效应与DIBL

尽管FinFET几何结构改善了栅极控制，但当栅极长度接近鳍宽度时，残余短沟道效应仍然存在。当漏极电场降低漏极势垒时会发生DIBL，从而在高漏极偏置下降低阈值电压。在极短的栅极长度下，来自源/漏极扩展区的边缘场可以侧向渗透到栅极下方，增加电荷共享并使亚阈值斜率退化超出其理想热发射极限。

鳍侧壁上的界面陷阱密度

鳍的垂直侧壁表面是经等离子体刻蚀随后通过栅极介质沉积钝化的表面。等离子体刻蚀会引入晶格损伤、悬挂键和化学污染，从而产生界面陷阱。这些陷阱通过库仑散射降低反型电荷迁移率，并使亚阈值摆幅退化。

外延合并与寄生电容

随着鳍间距减小，在相邻鳍上选择性生长的外延源/漏极材料可能会发生横向合并，从而在相邻器件之间形成无意中的导电桥接。即使在发生物理合并之前，相邻源/漏极外延瓣的紧密靠近也会增加寄生电容，从而降低电路开关速度。

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技术节点演进与集成

向FinFET的转变始于22 nm节点的量产，并在14 nm节点走向成熟。全面的集成逻辑在 14nm FinFET工艺流程 中有详细探讨。在这些节点上，三维鳍几何结构使得常规体硅晶圆上的短沟道效应得以大幅降低。

在7 nm以下节点，鳍间距缩放达到了极限，全环绕栅极（GAA）纳米片架构作为逻辑替代者出现。在GAA纳米片中，栅极介质和金属完全包围水平硅片，从而最大化静电控制并克服垂直鳍的缩放限制。

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相关工艺

浅槽隔离

在定义鳍片之后，沉积并回蚀浅槽隔离（STI）氧化物，以使鳍体暴露在隔离层之上，从而设定对沟道宽度有贡献的有效鳍高度。STI氧化物的回蚀深度决定了鳍片侧壁作为活性沟道表面与被介电质钝化的比例。

间隔体与接触形成

通过共形沉积和各向异性回蚀形成的栅极间隔体具有多种功能：它们定义了自对齐源/漏极注入或外延边界，控制栅极到源/漏极的重叠电容，并在硅化物形成期间保护栅极结构。

后端互连

FinFET的三维特性对连接到鳍片源/漏极和栅极的局部接触提出了严格的要求。接触必须准确落在抬高的外延源/漏极区域上，这需要严格的套刻控制和选择性刻蚀化学，以保持较低的寄生接触电阻。

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未来展望

FinFET的后续架构是全环绕栅极（GAA）纳米片或纳米线晶体管，其中栅极介质和金属完全包围水平沟道薄片或细丝，提供最大的静电栅极控制。其制造依赖于交替硅和硅锗层的选择性外延生长，随后进行牺牲层释放刻蚀。由FinFET技术确立的多栅极包裹控制的基本物理原理仍然是所有先进多栅极后继器件的核心物理基础。