引言
鳍式场效应晶体管（FinFET）是一种三维金属-氧化物-半导体场效应晶体管架构，其中导电通道形成在从衬底表面突出的薄垂直硅鳍上，允许栅极绕过通道的多个侧面 。这种多栅极几何结构从根本上区别于FinFET和其平面前身：栅极不是通过单一顶表面栅极控制电流，而是对两个垂直侧壁施加静电影响，在许多实现中还包括鳍的顶表面 。由此产生的栅极-通道耦合增强使FinFET在22 nm及以下工艺节点成为主导晶体管架构，使半导体产业能够继续性能扩展，同时管理漏泄功耗 。采用鳍形通道的动机源于常规平面晶体管的基本物理约束 。随着通道长度缩小，源极和漏极电场越来越与栅极场竞争对通道势的控制，这一系列退化现象统称为短沟道效应（SCE）。对数字电路最有影响的SCE是漏极诱发势垒降低（DIBL），它在高漏极偏置下降低阈值电压，并导致不可接受的关态漏泄 。因为载流子分布遵循玻尔兹曼统计，在室温下任何场效应器件中可达到的最小亚阈值摆幅约为60 mV/十倍 — 这是一个热力学下限，限制了阈值电压被激进降低以提升驱动电流的程度 。FinFET通过给予栅极对通道静电的几何支配地位来解决这些约束，通过三维环绕实现，而不是改变开关物理 。除了硅互补金属-氧化物-半导体（CMOS）逻辑外，FinFET架构还已扩展到化合物半导体 。例如，通过各向异性湿蚀刻制造的AlGaN/GaN鳍式场效应晶体管已展示了对高线性度功率放大器有用的特别宽的跨导平台 。在纳米尺度，嵌段共聚物（BCP）定向自组装已被探索为一条低成本图案化路线，用于定义先进FinFET器件所需的间距紧密、高纵横比的硅鳍 。本文追溯了FinFET从其引入到7 nm以下节点的物理原理、工艺逻辑、挑战和技术演变，并展望了现在进入制造阶段的后继架构 。---
物理学和机制
静电栅极控制
FinFET相对于平面晶体管的中心物理优势是优越的静电栅极控制，用自然长度尺度 $\lambda$ 量化，它描述源/漏电场渗透进通道区域的距离 。降低 $\lambda$ 可抑制DIBL并改善亚阈值斜率，使其接近热力学极限 。在平面器件中，$\lambda$ 随栅极氧化物电容和通道耗尽深度乘积的平方根缩放 。在FinFET中，有效通道体是薄鳍本身；因为鳍宽度小且栅极环绕它，耗尽体被物理限制，在无需超薄埋氧化物或极端通道掺杂的情况下大幅降低 $\lambda$ 。FinFET中的通道宽度 $W$ 是鳍高度两倍加上鳍顶部宽度的和，这意味着可以通过使用更高的鳍来增加驱动电流而不扩大器件占用面积 。这种几何自由度至关重要，因为它将电流驱动需求与光刻间距约束脱钩 (工程实践)。多个并联连接的鳍进一步倍增有效宽度，为电路设计师提供量化但灵活的驱动强度范围 。
反型层和表面迁移率
与其平面对应物类似，FinFET通过当栅极电压超过阈值电压时静电诱发半导体表面处的反型层来工作 。栅极电压应用于栅极介质堆栈，产生垂直电场，使半导体能带弯曲，直到表面载流子浓度超过体掺杂，形成导电通道 。线性区内的漏源电流联合取决于反型电荷密度和载流子表面迁移率，两者都受到通道界面处垂直电场的影响 。因为FinFET中的主导导电表面是鳍的垂直侧壁，这些侧壁的晶体学取向很重要 。给定平面上的表面迁移率取决于有效质量张量和界面陷阱密度，两者都与取向有关 (工程实践)。对于沿⟨110⟩方向图案化的硅FinFET，{110}侧壁平面提供不同于{100}顶表面的空穴迁移率特性，这一因素影响CMOS工艺中n型场效应晶体管（NFET）和p型场效应晶体管（PFET）性能的平衡 。
窄鳍宽度处的量子限制
随着鳍宽度减小到低于10 nm的范围，薄鳍体中载流子的量子机械限制变得显著 。限制增加了载流子的基态能量，有效增大带隙，从而降低关态漏泄 — 这是激进鳍宽度缩放的一个有益副作用 。对于硅锗（SiGe）鳍，锗含量引入的较低固有带隙必须通过这种限制效应来抵消；低锗分数保持了大部分迁移率收益，同时使带隙保持足够大以维持可接受的关态电流 。5 nm宽度单晶Si₀.₈Ge₀.₂ FinFET的实验演示证实了超薄鳍实现了陡峭亚阈值斜率和极小DIBL，验证了限制增强静电控制的图景 。
III-N FinFET中的二维电子气通道
在AlGaN/GaN异质结构FinFET中，通道物理不同于硅器件 。AlGaN/GaN界面处的自发和压电极化在无需意向掺杂的情况下产生高密度二维电子气（2DEG）。当AlGaN/GaN堆栈被刻蚀成鳍几何结构时，栅极环绕鳍，可以调制顶部2DEG通道和侧壁金属-氧化物-半导体（MOS）反型通道 。因为这两个通道有不同的阈值电压 — 2DEG通道在负栅极电压下关闭，而侧壁MOS通道在正栅极电压下打开 — 它们的叠加跨导曲线产生特别宽、平坦的跨导平台，对线性功率放大极为理想 。---
工艺原理
鳍定义
硅鳍的质量是FinFET性能的基础 。鳍图案化通常涉及光刻步骤，随后是各向异性等离子体蚀刻，必须以光滑、接近垂直的侧壁实现高纵横比 。等离子体蚀刻的方向性决定侧壁角度；更各向异性的条件产生更陡峭的侧壁，这对于沿整个鳍高度的一致通道宽度至关重要 。蚀刻引入的侧壁粗糙度直接转化为鳍宽度的局部变化和界面陷阱密度，两者都降低载流子迁移率并增加阈值电压变化 。为了实现低于单次曝光光刻分辨率极限的鳍间距，采用自对齐双重图案化（SADP）或自对齐四重图案化（SAQP）技术 。这些工艺利用围绕光刻定义的芯材的间隔材料的共形沉积和定向刻蚀回蚀，有效地将间距减半或四分之一，而无需更先进的曝光工具 (工程实践)。BCP定向自组装也已被研究作为互补图案化路线：不相容聚合物链的热力学驱动微相分离自然在亚光刻间距处产生周期性层状或圆柱形畴，可转移到硬掩膜层中 。使用层状形成的聚苯乙烯-块-聚甲基丙烯酸甲酯定向自组装与193 nm浸没光刻集成，已制造了具有29 nm间距鳍的功能FinFET 。对于化合物半导体FinFET，用四甲基氢氧化铵（TMAH）进行各向异性湿蚀刻提供了等离子体蚀刻的替代方案 。TMAH选择性地沿特定晶体平面蚀刻GaN，产生接近垂直的侧壁，与反应离子蚀刻相比表面损伤更少，因为晶体取向选择性化学动力学去除等离子体损伤表面层并降低侧壁界面陷阱密度 。蚀刻温度、时间和溶液浓度定向控制最终鳍宽度和侧壁质量，进而决定MOS侧壁通道对器件线性度的贡献 。
栅极堆栈形成
替换金属栅极（RMG）工艺，也称为栅极后置，是先进FinFET集成的标准方法 。首先图案化牺牲性多晶硅虚拟栅极以定义栅极长度，所有高温源/漏极激活步骤在虚拟栅极就位时执行 。然后移除虚拟栅极并用高介电常数（高-k）栅极介质和金属栅极堆栈替换 。此序列将栅极介质的热预算与源/漏极退火脱钩，保留高-k膜的化学稳定性和漏泄特性 。栅极介质必须在三维鳍表面上共形沉积 。原子层沉积（ALD）是首选技术，因为它通过自限表面反应一次沉积一个单分子层，无论纵横比如何，都能在垂直鳍侧壁和顶表面上实现均匀覆盖 。硅鳍和高-k介质之间的界面氧化物的厚度和成分对界面陷阱密度和迁移率有强烈影响；更清洁、更薄的界面改善亚阈值斜率和载流子传输 。
源/漏极工程和穿通抑制
凸起的源/漏极区域通常通过选择性外延生长应变半导体材料形成 — PFET的压应变SiGe和NFET的张应变硅磷化物（SiP）或碳化硅（SiC）。应变修改通道的能带结构，降低载流子有效质量并增加迁移率，从而在不改变栅极长度的情况下提升驱动电流 。谨慎控制外延选择性防止在介质表面上不需要的沉积，并确保相邻鳍不被合并外延材料电桥接 。穿通漏泄 — 源极和漏极之间在栅极控制通道区域下的直接载流子流 — 随着栅极长度缩小变得日益成问题 。穿通阻止层（PTSL）通过在栅极下鳍底部引入反掺杂区域形成，在深鳍体中提高势垒并抑制这个漏泄路径 。一种创新工艺方法在虚拟栅极移除后通过替换栅极开口植入PTSL离子，利用间隔体几何精确限制掺杂区域在栅极下而远离源/漏极结，从而避免增加结漏泄和电容，这些将由扩展到源/漏极区域下的PTSL产生 。相邻源/漏极外延区域之间的隔离通过插入在鳍间的介质壁结构实现 。多层介质壁-