解密先进半导体制造中的有源区：物理机制、工艺集成与尺寸缩放

引言

在集成电路架构中，有源区 (Active Area, AA) 是进行电子计算和物理信号转换的基础域。从名义上讲，有源区是指半导体衬底或薄膜层中用于制造晶体管、二极管和发光元件等有源器件，且电荷载流子实际发生漂移、扩散或复合的特定区域。现代技术中的每一次逻辑状态转换、放大步骤和光电转换都依赖于这些区域精确的空间定义和电气完整性。

在平面硅制造工艺中，有源区通过介质隔离区与相邻区域隔开，以防止相邻晶体管之间产生寄生漏电流。除传统的微处理器外，有源区 (AA) 的概念还扩展到了显示技术，例如有机发光二极管面板。在这些显示架构中，面板被划分为有源区 (AA)（用于放置发光像素阵列和驱动薄膜晶体管）和无源区（用于放置外围驱动电路、焊盘电极和环境封装结构）。对于任何旨在突破微缩极限的半导体工程师而言，理解有源区的基本物理原理、工艺原则和集成挑战至关重要。

物理与机制

在有源区内制造的任何器件的电气性能均受底层晶体结构和载流子输运方程的支配。在晶体半导体中，原子的周期性排列决定了电子受到周期性势场的调制，并根据布洛赫定理 (Bloch's theorem) 形成能带和带隙。这些波函数在晶格空间中的传递构成了有源区内载流子迁移率和速度饱和的基础。

场效应调制与反型

在金属-氧化物-半导体场效应晶体管 (MOSFET) 中，有源区充当了场效应静电控制的物理介质。当栅极施加电压时，垂直电场会穿过栅介质投射到有源区沟道中。该电场调制了半导体表面的静电势，使能带发生弯曲，直至表面发生反型。

流过该反型层的电流密度可表示为：

dI_ds / dy = W * Q_inv(y) * μ_ns * E_y(y)

其中电流与有源区宽度、反型层薄层电荷密度以及表面迁移率成正比。这些载流子的表面迁移率在物理上受到表面散射机制（如声子散射、电离杂质散射和表面粗糙度散射）的限制，这些机制在数学上被建模为反型层上平均垂直电场的函数：

E_avg = (E_b + E_t) / 2

这种垂直电场迫使载流子更靠近介质界面，而在该界面处，物理粗糙度会显著降低输运效率。

在评估有源区微缩时，必须将体面积漏电与周长/边缘机制区分开来。当将反向漏电流作为器件直径的函数进行测量和绘制时，如果实验数据的斜率等于2，则漏电流与器件面积成正比；另一方面，如果漏电流由边缘效应为主导，则数据预计将落在斜率等于1的直线上 [T2]。

载流子扩散与少数载流子注入

与场效应器件的漂移主导输运相反，双极结型晶体管 (BJT) 利用少数载流子注入，并通过一个高度受限的有源区进行扩散。这些注入的少数载流子在晶体管基区内的空间分布受基区少数载流子扩散方程支配：

d²n'(x) / dx² = n'(x) / (D_B * τ_B)

这一关系表明，为了获得高电流放大倍数，必须将有源区内的基区宽度设计得比少数载流子扩散长度小几个数量级，从而确保载流子主要通过扩散穿过该区域，而不会发生非辐射复合。

光电限域与界面态动力学

对于在化合物半导体有源区中制造的光电器件（例如氮化铟镓激光二极管），有源区物理还涵盖了光波导和量子复合动力学。需要高质量的晶面来定义光学谐振腔并最大限度地减少散射损耗。

如果在物理图形化过程中有源区侧壁受损，由此产生的悬挂键和表面态会充当非辐射复合中心，从而显著降低内量子效率并增加激光阈值电流。在此类材料中，各向异性湿法化学抛光可以沿特定晶面（例如 m 面与 a 面取向）选择性地去除这些受损的表面态，以恢复有源区边界的电气和光学完整性。

此外，当将有源发光薄膜与周期性纳米结构集成时，可以对有源区进行物理调制，通过导模谐振将导引光模耦合到自由空间，从而实现定向和增强发射。

工艺原则

在晶圆上定义有源区 (AA) 的边界需要高度协调的光刻、刻蚀和薄膜沉积步骤序列。硅技术中定义有源区的主要方法是浅沟槽隔离 (STI)。

       [ 氮化物掩模 ]         [ 氮化物掩模 ]
      +----------------+       +----------------+
      |     有源区     |       |     有源区     |
======+----------------+=======+----------------+======  <-- 硅衬底表面
      |  (硅沟道)      |  STI  |  (硅沟道)      |
      |                | 沟槽  |                |
      |                |       |                |

光刻与图形转移

工艺始于在硅衬底上沉积衬垫氧化层，随后沉积氮化硅硬掩模层。先进的光刻技术在光刻胶层上定义有源区图形。为了将这些纳米级特征高保真地转移到硬掩模和底层衬底中，采用反应离子刻蚀 (RIE) 技术。

在 RIE 过程中，需要平衡物理离子轰击和化学自由基反应，以实现各向异性的垂直轮廓。入射离子的定向能量决定了垂直刻蚀速率，而化学物质则在有源区侧壁上形成钝化聚合物层，以防止横向刻蚀。

为了承受 RIE 过程中使用的强氟碳化学环境，硬掩模方案通常包含耐用的非晶碳膜。用硼、氮或氯等元素掺杂该非晶碳层可以改变其体积模量和抗氟能力。这可以防止氟扩散到下层，并减轻在深宽比刻蚀过程中由机械应力引起的有源区图形变形。

沟槽刻蚀与介质填充

一旦刻蚀出环绕有源区的沟槽并深入硅衬底，就必须用隔离介质（通常是二氧化硅）将其填充。此填充工艺必须实现无空洞填充，以确保相邻有源区之间实现完全的电气隔离。

在介质沉积之后，利用化学机械平坦化 (CMP) 对多余的氧化物进行抛光，并将氮化硅层作为抛光停止层。最后，进行选择性湿法刻蚀——通常使用热磷酸去除氮化硅，并使用受高度控制的化学试剂（如稀氢氟酸）去除衬垫氧化层——从而显露出原始的硅有源区，为后续的沟道掺杂和栅介质堆叠集成做好准备。

定向参数相互作用

关键工艺参数与有源区物理特性之间的定向关系对于工艺优化至关重要：

• 刻蚀偏置电压 vs. 侧壁角度： 在沟槽 RIE 过程中增加定向偏置电压会增加有源区侧壁的垂直度。这最大限度地减少了横向侵蚀，最大化了可用有源区宽度，但增加了有源区拐角处等离子体诱导损伤的风险。
• 深宽比 vs. 填充质量： 随着有源区节距 (pitch) 的微缩，隔离沟槽的深宽比（深度除以宽度）会增加。较高的深宽比会定向增加介质 CVD 过程中前驱体在沟槽顶部发生“夹断”的概率，从而导致隔离区内产生寄生空洞。
• TMAH 湿法抛光时间 vs. 侧壁粗糙度： 在化合物半导体有源区（如 GaN）中，增加暴露于四甲基氢氧化铵 (TMAH) 等有机碱性刻蚀剂的时间，可系统性地降低特定晶向的侧壁粗糙度。这种化学抛光作用沿着自终止路径进行，产生原子级的平整度，从而减少光散射和表面态密度。

挑战与失效模式

随着器件尺寸微缩至纳米量级，几种关键的物理和化学失效模式可能会损害有源区。

机械应力与压阻效应

使用浅沟槽隔离进行有源区的物理隔离，会向硅沟道中引入高压应力。由于硅是压阻材料，这种局部应力会改变能带结构，从而改变载流子的有效质量并改变其迁移率。

根据有源区的晶向以及应力相对于电流流动的方向，这可能会增强或严重削弱晶体管驱动电流。为了管理和利用这些应力分布，工程师利用“应力记忆技术”等专门技术，将有利的拉应力或压应力锁定到有源区沟道中。多晶硅栅极中记忆的应力会导致沟道中产生高垂直压应变 [P3]。

边缘缺陷密度与寄生漏电

用于定义有源区边界的干法刻蚀工艺不可避免地会破坏有源区侧壁完美的晶格，产生悬挂键和物理缺陷。如果这些缺陷未得到彻底修复或钝化，它们就会充当带隙内的局部电子态。

这些状态会促进 Shockley-Read-Hall 复合，导致漏极到衬底结反偏时产生高结漏电流。此外，在栅氧化物制造过程中，有源区的物理拐角可能会经历氧化物变薄，集中电场并导致过早的介质击穿或亚阈值漏电路径。

       [ 栅极电极 ]
      +------------------+
      |     栅氧化物     |  <-- 电场集中与变薄
   ===+---\          /---+===  
   |      有源区 (AA)   |  
   |       (硅沟道)     |  <-- 侧壁缺陷态导致漏电
   +--------------------+

显示有源区的界面退化

在先进显示面板中，有源区 (AA) 与无源区之间的边界代表了一个机械和环境失效的高风险区。在制造或探针检测期间，施加局部机械负载（如焊盘电极上的探针压力）可能会使应力集中在有源区-无源区界面。这种局部应力会使无机和有机钝化层开裂。

一旦破裂，这些绝缘层就会充当大气水分和氧气的快速扩散通道，使其渗透到有源区并从化学上降解敏感的有机发光材料，导致黑点生长和像素收缩。解决这一问题需要集成专用的裂纹阻挡结构和平坦化方案来隔离机械应力。

技术节点演进

随着工业界经历不同的光刻节点，有源区的物理配置和几何形状发生了革命性的变化。

28nm 平面节点

在 28nm 平面工艺 节点，有源区被配置为定义在体硅衬底上的平坦二维平面。在这种平面配置中，栅电极仅从单一的顶部方向调制沟道。

随着有源区的微缩，漏极电势开始与栅极争夺对沟道的静电控制，导致严重的短沟道效应、高亚阈值摆幅以及不可接受的关态漏电流。

14nm FinFET 节点

为了恢复静电控制，14nm FinFET 节点标志着从二维平面有源区向三维鳍片状有源区的过渡。有源区 (AA) 被转换为从衬底垂直升起的超薄硅鳍片，栅极包裹在鳍片的三个侧面。

这种三维包裹配置通过确保栅场完全耗尽有源区沟道体积，从而极大地抑制了短沟道漏电。然而，这种过渡需要极其复杂的自对准双重曝光 (SADP) 技术，以亚光刻精度来定义狭窄且均匀的鳍片有源区。

7nm 节点及以后

在 7nm FinFET 节点及以后，有源区微缩至极高的高度和高深宽比，以最大化单位版图面积的驱动电流。制造这些高且窄的鳍片需要先进的高深宽比工艺刻蚀，以防止鳍片在湿法工艺步骤中弯曲和倒塌。

在此尺度下，鳍片有源区的物理宽度接近纳米量级，此时量子力学限域效应开始移动导带和价带边缘。这增加了硅沟道的有效带隙并改变了载流子输运特性，需要对鳍片宽度的原子级变化进行精确控制。

全环绕栅极 (GAA) 纳米片

为了突破 FinFET 的极限，工业界已转向全环绕栅极 (GAA) 纳米片架构。在这种范式中，有源区不再是连续的垂直鳍片，而是水平悬浮的硅纳米片或纳米线的堆叠。

栅电极完全环绕每个单独的有源区纳米片的所有四个侧面，提供了静电控制的极限，从而实现进一步的栅极长度微缩并最大限度地减少亚表面漏电流。这两种结构都增强了对沟道的静电控制能力，并允许进行进一步的栅极长度缩放 [P4]。

相关工艺

有源区 (AA) 的集成高度依赖于前置和后续的制造步骤。

• 阱注入： 在有源区定义之前，高能离子注入步骤将掺杂原子（例如用于 p 阱的硼和用于 n 阱的磷）深入引入硅衬底，以建立背景载流子浓度并防止闩锁效应。
• 栅堆叠集成： 在有源区定义和 STI 平坦化之后，构建栅堆叠。在现代替代金属栅极 (RMG) 工艺中，首先沉积牺牲伪栅极以定义栅极足迹，随后将其替换为高 k 介质和功函数金属堆叠，以优化有源区沟道上的阈值电压。
• 源/漏外延： 在栅极图形化之后，利用选择性外延生长法为 PFET 有源区沉积应变硅锗 (SiGe)，或为 NFET 有源区沉积碳掺杂硅。这些外延层对有源区沟道施加连续的单轴应力，从而提高载流子迁移率。
• 接触金属硅化物： 为了将有源区源/漏极连接到金属布线层，过渡金属与硅有源区发生反应以形成低电阻硅化物接触。这种接触工程利用先进材料（例如硅化镍），通常覆盖有保护性覆盖层和粘附衬垫层，以在最大限度地降低接触电阻的同时，防止硅化物侵蚀有源沟道区域。

未来展望

展望未来，有源区的设计和材料组成有望发生进一步的颠覆性变化。一个主要方向是互补场效应晶体管 (CFET) 架构，它将 n 型和 p 型有源区直接垂直堆叠在一起。通过从横向共面布局过渡到垂直堆叠，CFET 技术可以将标准单元面积减少近一半，从而实现持续的密度微缩，而无需成比例的物理光刻微缩。

此外，有源区的物理材料本身预计将不再局限于纯硅。研究人员正在积极探索高迁移率的替代沟道，例如二维过渡金属硫族化合物 (TMDs)（如二硫化钼）以及超宽带隙半导体。这些先进的有源区材料具有原子尺寸的薄体极限，可能允许在亚纳米栅极长度下保持静电控制。