引言
在半导体制造中，术语"衬底"指代可在其上形成器件、电路或薄膜的任何底层材料或多层材料 。在基本层面上，衬底是每个集成电路的物理和电气基础——它是构建晶体管、互连和无源元件的晶体平台 。衬底可以包括体材料，例如单晶硅、其他IV族材料如锗，或化合物半导体如砷化镓(GaAs)和氮化镓(GaN)，并且还可以包括覆盖或位于体材料下方的一层或多层 。
衬底的重要性无论如何强调都不为过 （工程实践）。衬底的晶体结构从根本上决定了电子的运动和能量分布，进而支配着在其上构建的所有器件的电学和光学特性 。晶体的周期性原子排列产生了一个周期性势场，从而形成了能带和带隙——没有这种周期性，就不存在可利用的半导体行为 。此外，衬底的掺杂分布直接调节电导率达多个数量级，实现了所有现代集成电路(IC)所依赖的工程化非本征行为 。
除了作为被动平台，衬底还积极参与器件物理 。例如，在金属-氧化物-半导体(MOS)电容器中，衬底掺杂浓度决定了耗尽区宽度、阈值电压和亚阈值摆幅——所有这些关键参数都决定了器件的开关特性 。衬底还通过结和阱结构提供机械支撑、热耗散和电隔离 。随着技术节点从28 nm缩小到7 nm及以下，衬底已从简单的体硅晶圆演变为一个复杂的工程化系统，包含外延层、埋氧层、应变层和有意定制的掺杂分布 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
Backside Substrate Contact - Photo
在 40nm BSI CMOS Image Sensor 中，“substrate”对应 SBST_CONT 模块的第 311 步。
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物理与机制
晶体周期性与能带结构
半导体衬底的决定性物理特征是其晶体周期性 。在完美晶体中，原子以晶格方式排列，这种晶格通过由基矢 a、b 和 c 描述的平移对称性重复 。任何晶格点都可以通过平移矢量 R = ma + nb + pc 到达，其中 m、n 和 p 是整数 。这种空间周期性是所有能带理论的起点 （工程实践）。
布洛赫定理告诉我们，周期性势场中的电子波函数形式为 ψ_nk(r) = exp(jk·r) · u_nk(r)，其中 u_nk 具有与晶格相同的周期性 。这意味着电子并非自由粒子，而是受到晶体周期性势场的调制，形成被带隙分隔的连续能带，而非离散的原子能级 。能带极值在k空间中的位置进一步决定了材料是直接带隙还是间接带隙，这深刻影响着载流子复合、光吸收和发射 。对于硅——主要的衬底材料——导带底不在Γ点，而是沿Δ方向，这使得硅成为一种间接带隙半导体 。这对器件物理有重要影响：辐射复合效率低，这就是为什么硅非常适合数字逻辑器件，但发光性能差 。
掺杂与载流子统计
室温下硅的本征载流子浓度极低——约10^10 cm^-3——这对于实际器件操作是不够的 。本征载流子浓度遵循关系 n_i ∝ T^(3/2) · exp(−E_g / 2kT)，其中 E_g 是带隙，k 是玻尔兹曼常数，T 是绝对温度 。这意味着，如果没有有意掺杂，硅在室温下是弱导体 。
掺杂会引入施主或受主杂质原子，其能级分别位于导带或价带附近 。由于这些杂质能级只需要带隙能量的一小部分就能电离，它们在室温下显著增加了自由载流子浓度 。费米-狄拉克分布 f(E) = 1 / [1 + exp((E − E_F) / kT)] 决定了电子态的占据概率，掺杂本质上是将费米能级 E_F 移向导带（n型）或价带（p型），打破了本征的电子-空穴平衡 。在重掺杂或高温下，诸如带隙窄化和不完全电离等现象变得重要，这就是为什么必须仔细区分器件工作区间和工艺区间 。
MOS电容器衬底物理
在MOS电容器中，衬底在决定器件的静电特性方面起着核心作用 。栅极电压 V_g 根据平衡方程 V_g − V_fb = φ_s + V_ox 分布在氧化层电压 V_ox 和半导体表面势 φ_s 之间，其中 V_fb = ψ_g − ψ_s 是由栅极和半导体之间功函数差决定的平带电压 。衬底掺杂浓度直接决定耗尽层宽度 W_d、耗尽电荷 Q_dep = q · N_a · W_d，并进而决定阈值电压 。较高的衬底掺杂会增加 C_d（耗尽电容），这会增加亚阈值斜率因子 η，并导致较不陡峭的亚阈值摆幅 。这是一个基本的权衡：较重的衬底掺杂抑制了穿通和短沟道效应，但降低了开关陡峭度和驱动电流 。
衬底灵敏度——阈值电压对衬底偏压 V_bs 的依赖性——是另一个重要效应 。施加反向体偏压会加宽耗尽区并提高阈值电压，这在电路设计中被用于漏电控制，但它也代表了一种必须在对模型中进行建模的寄生耦合 。
工艺原理
外延层工程
最强大的衬底工程技术之一是外延沉积，其中单晶层在衬底上生长，其晶体结构与底层晶格相匹配 。当需要在重掺杂衬底上生长轻掺杂晶体层时，外延尤其有用，它创建了通过离子注入无法实现的受控垂直掺杂分布 。当外延膜和衬底具有紧密匹配的晶格常数时，甚至可以生长不同的材料——形成异质结 。在硅上外延生长的硅锗(SiGe)是一个典型例子，广泛用于应变沟道器件 。关于此工艺物理的更多信息，请参见我们的文章外延生长 。
选择性外延是另一个重要的变体：通过使用氧化物掩模，沉积仅发生在暴露的单晶衬底区域，因为在选择性生长环境中，氧化物上的沉积速率低于刻蚀速率 。这使得能够实现抬升的源/漏结构和先进节点所必需的其他三维衬底改造 。
掺杂分布设计
工艺参数对衬底掺杂结果的定向影响遵循明确的物理原理 。增加离子注入能量会增加投影射程 R_p 和射程偏差 ΔR，将掺杂剂分布推入衬底更深 。所得的掺杂剂分布遵循高斯分布 C(x) = Q / (√(2π)·ΔR) · exp[−(x − R_p)² / (2·ΔR²)]，其中 Q 是注入剂量 。增加剂量 Q 可线性缩放峰值浓度，而不改变分布的形状 （工程实践）。
随后的退火激活掺杂剂原子（将它们移动到晶格位置上的替位位置）并修复注入引起的晶格损伤 。然而，退火也会驱动扩散：更高的热预算导致更宽的结，这与缩小的器件中对浅结的需求直接冲突 。这就是为什么快速热退火(RTA)和先进退火技术如尖峰退火和激光退火已经取代了传统的炉管退火——它们提供了掺杂剂激活所需的能量，同时最小化了高温下的时间，从而限制了扩散 。
逆行掺杂分布——其中掺杂浓度在表面附近低，在衬底深处高——可以通过将高能注入与表面反掺杂相结合来实现 。这种分布减少了表面附近的耗尽层宽度（改善亚阈值摆幅），同时保持了深处的穿通电阻 。
SOI衬底工程
绝缘体上硅(SOI)衬底代表了一种根本不同的衬底架构 。在SOI中，薄层单晶硅层位于埋氧(BOX)层之上，而埋氧层又位于体硅衬底晶圆之上 。存在几种制造方法，包括注氧隔离(SIMOX），其中将高剂量氧注入硅晶圆，然后进行高温退火以形成埋入的SiO₂层，以及晶圆键合，其中两个晶圆通过氧化物界面键合，并将顶部晶圆减薄以仅留下薄硅膜 。
SOI衬底的物理优势非常显著 。薄体缓解了穿通问题，使得沟道可以轻掺杂，从而提高了迁移率和亚阈值摆幅 。埋氧层作为出色的隔离层，减少了与衬底的寄生电容，并实现了更高的开关速度 。器件隔离也更简单——只需去除周围的薄膜即可提供完全隔离，显著提高了电路密度 。
挑战与失效模式
晶体缺陷与材料质量
尽管理论上理想的是完美周期性，但实际衬底包含晶体学缺陷，包括点缺陷（空位、间隙原子）、线缺陷（位错）、面缺陷（堆垛层错、晶界）和体缺陷（沉淀物） 。这些缺陷源于晶体生长动力学、加工过程中的热应力以及离子注入损伤 。位错可以作为金属污染物的吸杂位点，但它们也会引入深能级陷阱，增加漏电流并降低少子寿命 。在SOI衬底中，随着薄膜变薄，薄硅膜的材料质量问题变得越来越突出，如在硅上蓝宝石(SOS)和硅上氧化锆(SOZ)技术中所指出的 。
寄生衬底效应
一个持续存在的挑战是寄生MOS结构的形成 。在衬底上方运行的金属互连线形成寄生MOS电容器，如果互连电压足够高，底层衬底可能会反型——形成寄生晶体管，在相邻扩散区之间产生不希望出现的电流路径 。防止这种情况需要对互连和衬底之间的绝缘层进行精心工程化，具有足够的厚度和适当的介电特性，以使电场保持在反型阈值以下 。
浮体效应是另一种众所周知的、特定于SOI衬底的失效模式 。在没有衬底接触的情况下，SOI MOSFET的体区是电浮空的，冲击电离电流可以对体区充电，导致I-V特性中出现扭结 。这可能导致电路不稳定、依赖于历史的开关行为以及增加的关态漏电 （工程实践）。
工艺引起的衬底损伤
在制造过程中，衬底会经历各种可能导致损伤的工艺 。离子注入会产生晶格无序，如果退火未能完全修复，会导致瞬态增强扩散(TED)和结漏电 。在等离子体处理过程中，高能离子轰击会损坏衬底表面 。即使在工艺腔室之间转移晶圆，也可能使衬底暴露于水分、氧气和等离子体残留物中，从而降低界面质量 。这就是为什么一些先进工艺流程使用钝化层在转移过程中保护衬底表面，然后在受控环境中、在后续沉积步骤之前将其去除 。
对于使用诸如自对准双重图形化等技术的先进图形化流程，衬底表面必须保持精确的平坦度和清洁度，以确保正确的图案转移 。
技术节点演进
28 nm平面MOSFET时代
在28 nm节点，衬底主要是体硅，并带有精心设计的阱注入 。此节点的掺杂分布设计侧重于逆行阱，以抑制短沟道效应，同时保持可接受的阈值电压滚降 。衬底灵敏度——体效应——仍然是可控的，因为耗尽层宽度相对于沟道长度足够大，使得栅极保持合理的静电控制 。请参见28nm平面流程了解完整的工艺顺序 （工程实践）。引入了用于PMOS应变工程的外延SiGe抬升源/漏区，标志着从纯体硅衬底向工程化衬底系统的转变 。
14 nm FinFET过渡
在14 nm节点，业界从平面结构过渡到FinFET架构，根本性地改变了衬底的角色 。在FinFET中，有源沟道是从衬底突出的薄硅鳍片，栅极包裹在鳍片的三侧 。这种几何结构提供了远为优越的静电控制：由于没有漏电路径远离栅极表面，短沟道效应被显著抑制 。衬底本身更像是机械支撑和阱结构，而鳍片——从衬底或SOI上的外延层刻蚀而成——成为有源器件区域 。
对于基于SOI的FinFET，薄硅膜意味着缩小鳍片厚度会自动减小耗尽层宽度和结深，抑制阈值电压滚降，并允许沟道长度缩小到几纳米 。由于薄膜呈全耗尽状态，表面势随栅极电压在亚阈值区域毫伏对毫伏地变化，消除了分压效应，并实现了理想的亚阈值斜率因子1 。不需要重沟道掺杂，这减少了垂直电场和杂质散射，从而提高了迁移率 。可以在14nm FinFET流程中探索完整的FinFET集成顺序 （工程实践）。
7 nm及以后
在7 nm，衬底已成为高度工程化的多层系统 。FinFET结构需要从衬底极其精确地形成鳍片，通常使用心轴间隔物图形化来实现所需的尺寸控制 。衬底必须在鳍片区保持出色的晶体质量，以保持载流子迁移率，而鳍片下方的阱工程必须提供隔离和偏压控制 。
向7 nm的过渡也见证了SOI衬底在某些应用中的更多采用，特别是对于全耗尽器件 。正如7nm FinFET流程所示 ，SOI衬底中的埋氧层提供了固有的隔离，简化了工艺流程并减少了寄生电容。通过在源/漏区外延SiGe和Si:C进行的应变工程局部修改了衬底晶格常数，分别增强了空穴和电子迁移率 。对于有源区定义，衬底隔离技术已从LOCOS演进到浅沟槽隔离(STI)，沟槽填充和平坦化工艺变得越来越关键 。
相关工艺
互连与后段集成
衬底的作用远远延伸到后段工艺(BEOL) （工程实践）。在单个器件形成于衬底内部和之上之后，它们必须通过金属线互连——金属化工艺 。基本的互连始于从接触区去除SiO₂以暴露硅衬底，然后进行金属沉积（通常通过溅射）和图形化 。随着工艺复杂性的增加，化学气相沉积(CVD)在许多应用中取代了溅射，因为CVD沉积的薄膜更具保形性，能均匀覆盖垂直和水平表面——这对于单大马士革互连结构是一个关键优势 。CVD常用于通过气相反应如SiH₄ + O₂ → SiO₂ + 2H₂ 沉积SiO₂、氮化硅(Si₃N₄)和多晶硅 。
衬底清洁与表面准备
在大多数工艺步骤之前，必须清洁衬底表面以去除颗粒、有机残留物、金属污染物和自然氧化层 。表面清洁的物理和化学性质直接影响后续薄膜成核和界面质量 。衬底上的任何残留污染都可能导致栅氧化层完整性降低、结漏电增加或外延膜质量变差 。
硬掩模与图形化集成
先进的衬底加工还涉及用于图案转移的硬掩模沉积 。例如，通过原子层沉积(ALD)形成的双层硬掩模可以提供区域选择性加工能力——通过选择性地在NMOS/PMOS区域形成或去除硬掩模层，可以实现选择性外延沉积和选择性清洁 。硬掩模依赖于衬底作为其基础，硬掩模-衬底界面的质量直接影响图案保真度和刻蚀选择性 。
未来展望
半导体衬底的未来指向几个新兴方向 。首先，从FinFET向环绕栅极(GAA)纳米片和叉片架构的过渡将需要甚至更复杂的衬底工程，因为沟道区从衬底释放并悬浮在源/漏区之间 。衬底必须为这些纳米级沟道片提供晶格匹配的外延模板，同时保持隔离和机械完整性 。
其次，异构集成正在推动对化合物半导体衬底（如GaN-on-Si和GaAs-on-Si）的兴趣，以在同一平台上将高性能RF和功率器件与CMOS逻辑器件相结合 。这些材料与硅之间的晶格失配在缺陷管理方面提出了重大挑战，但缓冲层工程和深宽比陷阱技术的进步正使其变得越来越可行 。
第三，新型衬底形式的开发——包括柔性衬底、多孔衬底和连续（卷对卷）衬底——为超越传统晶圆制造的创新器件架构开辟了可能性 。虽然这些主要处于研究阶段，但它们代表了对于衬底可能性的根本性反思 （工程实践）。
最后，随着3D集成的发展，"衬底"和"器件"之间的界限继续模糊 （工程实践）。硅通孔(TSV)、背面供电和键合衬底叠层意味着单个器件可能涉及多个衬底，每个都针对特定功能进行了工程化 。衬底不再仅仅是一个被动平台——它是一个主动的、工程化的系统，在器件性能、功耗和可制造性方面扮演着决定性的角色 。