源漏极凹槽深度解析：物理原理、工艺机制与先进节点集成

简介

在现代互补金属氧化物半导体（CMOS）微缩中，保持静电控制并同时最小化寄生电阻是器件物理学家和工艺工程师面临的最关键挑战之一。随着晶体管物理尺寸的缩小，源极和漏极区域的寄生电阻与接触面积成反比，限制了晶体管的驱动电流。在过去，平面器件依靠简单的离子注入和随后的热退火来形成浅结。然而，这些传统结在先进尺寸下会受到高薄层电阻和短沟道效应抑制能力差的影响。

为了解决这些局限性，现代半导体制造采用了一种称为源漏极凹槽（Source Drain Recess, SDR）工程的工艺。其核心在于，源漏极凹槽是一种通过选择性刻蚀栅极电极相邻有源区中的硅衬底，从而产生局部空腔或凹槽的工艺。这些凹槽区域随后使用高掺杂半导体合金的选择性外延生长（SEG）进行回填，例如用于 p 沟道金属氧化物半导体场效应晶体管（PMOSFET）的硅锗（SiGe），或用于 n 沟道金属氧化物半导体场效应晶体管（NMOSFET）的碳化硅（SiC）和磷掺杂硅（Si:P）。在碳和磷共掺杂的硅层中，碳和磷会竞争替代性晶格位置，这使得同时实现高晶格应变与低电阻率变得十分困难 。

这种架构转变实现了两个主要的工程目标。首先，它能够将应力诱导源集成在紧邻沟道的位置，通过能带工程提高载流子迁移率。其次，它允许工艺工程师实现凸起的源/漏极结构，这显著增加了接触体积，并允许形成低电阻的自对准硅化物接触，而不会产生结耗尽或过度漏电的风险。因此，理解硅凹槽刻蚀的物理、化学和结构原理是掌握先进前段工艺（FEOL）集成的基础。

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物理与机制

晶格应力物理与迁移率增强

源极和漏极区域凹槽的集成主要受单轴晶格应力物理学的驱动。对于 NMOS 器件，将碳引入凹槽区域的硅晶格中会产生局部拉应力。由于碳的共价半径小于硅，在凹槽源/漏极区域选择性外延生长碳化硅（SiC）合金，会在硅沟道内诱导产生横向拉应力和垂直压应力。该应力张量相对于参考晶格常数定义如下：

$$\varepsilon_x = \frac{a_x - a_{x,\text{ref}}}{a_{x,\text{ref}}}, \quad \varepsilon_z = \frac{a_z - a_{z,\text{ref}}}{a_{z,\text{ref}}}$$

这种应力破坏了硅导带的六重简并，将能谷分裂为较低能量的二重简并能谷和较高能量的四重简并能谷。电子倾向于占据较低能量的能谷，该能谷在输运方向上表现出较低的横向有效质量，从而抑制了能谷间声子散射并增强了电子表面迁移率。

MOSFET 中的线性区漏源电流（$I_{ds}$）突显了表面迁移率如何直接转化为驱动能力：

$$I_{ds} = \frac{W}{L} Q_{\text{inv}} \mu_{ns} V_{ds}$$

其中，$Q_{\text{inv}}$ 表示反型层薄层电荷密度，$W$ 和 $L$ 分别表示沟道宽度和长度。在强垂直电场下，载流子输运受到表面散射的限制，这可以使用反型层中的平均垂直电场（$E_{\text{avg}}$）来建模：

$$E_{\text{avg}} = \frac{E_b + E_t}{2}$$

其中 $E_b$ 和 $E_t$ 分别是反型层底部和顶部的垂直电场。通过凹槽应力源设计单轴应力，工程师可以减轻这种表面散射，从而提高先进短沟道器件的有效驱动电流。

凹槽刻蚀的化学反应原理

凹槽空腔的创建是通过高选择性的反应离子刻蚀（RIE）或干法化学刻蚀完成的，通常结合湿法化学处理以控制表面损伤。硅凹槽刻蚀化学通常利用卤素基等离子体（如氟、氯或溴）。刻蚀选择性是指在刻蚀过程中不同材料的刻蚀速率之比 [T1]。其化学机制依赖于活性卤素自由基在硅表面的吸附，随后通过离子轰击诱导挥发性四卤化硅（例如 $\text{SiF}_4$, $\text{SiCl}_4$）的解吸。

在多晶硅栅极图案化的过刻蚀阶段，由于等离子体氧化可能会发生意外的硅凹槽。在含氧等离子体（例如 $\text{HBr}/\text{O}_2$）存在的情况下，活性氧物种在离子轰击下穿透薄栅极介质，与下方的硅衬底反应形成一层薄的等离子体生长氧化层。此氧化过程遵循离子辅助动力学而非纯热扩散。随后使用稀氢氟酸进行的湿法清洗步骤会去除这种等离子体生长的氧化层，从而在栅极相邻的有源硅区域留下凹槽。

其他载流子调制与栅极凹槽物理

虽然源漏极凹槽主要是 CMOS 中心工艺，但类似的凹槽技术也用于高频化合物半导体器件，如高电子迁移率晶体管（HEMT）。在这些器件中，栅极凹槽刻蚀用于定义栅极底部，并通过减薄二维电子气（2DEG）沟道上方的势垒层来控制阈值电压。

该工艺使用介质（例如 $\text{SiN}_x$）作为硬掩模来定义栅极形态，从而减少寄生电容并提高截止频率。栅极凹槽化通常结合选择性干法刻蚀和湿法化学抛光来消除等离子体诱导的表面损伤，并实现高沟道电流均匀性。

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工艺原理

设计稳健的源漏极凹槽工艺需要精确平衡多个化学和物理参数。这些参数相互作用，共同决定了所得凹槽空腔的几何形状、均匀性和缺陷密度。

[射频偏置功率] ──> 增加离子能量 ──> 增强各向异性 ──> 加深凹槽底部
[气体化学成分 (F/Cl/Br)] ───────────────> 调节各向同性 ─> 控制侧向底切
[湿法刻蚀 (TMAH/NH4OH)] ───────────────> 结晶学特性 ─────> 形成 Sigma 形 (111)

干法刻蚀参数相互作用

• 离子能量与射频偏置功率： 增加射频（RF）偏置功率会使刻蚀机制向物理溅射偏移，增强方向性垂直刻蚀。较高的偏置功率会增加垂直凹槽深度，但可能导致空腔底部晶格损伤，必须在选择性外延之前进行处理。
• 自由基与离子通量比： 调节源功率与偏置功率之比会改变中性化学自由基与活性轰击离子的比例。较高的化学自由基通量会促进各向同性刻蚀，导致栅极侧壁的侧向底切。相反，含有溴的卤素混合物可促进侧壁钝化，产生垂直的各向异性轮廓。

轮廓工程 (U 型 vs. Sigma 型)

• 各向异性干法刻蚀 (U 型)： 标准 RIE 工艺会产生带有圆角的 U 型凹槽空腔。通过调节聚合气体添加剂在侧壁沉积保护衬层来优化该轮廓，防止侧向侵蚀，同时允许沟槽底部垂直刻蚀。
• 结晶学湿法刻蚀 (Sigma 型)： 对于先进的 PMOS 器件，工艺工程师在初始干法刻蚀后会从干法刻蚀转换为碱性湿法刻蚀（使用如四甲基氢氧化铵（TMAH）或氢氧化铵等溶液）。这些化学试剂对特定的硅晶面表现出极高的选择性，对 {100} 和 {110} 面的刻蚀速率比 {111} 面高出几个数量级。这种各向异性选择性会自然地在刻蚀慢的 {111} 面处停止，形成高度精确的 Sigma 形（\Sigma-shape）空腔。Sigma 轮廓的尖端在栅极侧壁下方横向延伸，将后续的 SiGe 应力源放置在更靠近沟道的位置，从而最大化应力传递效率。

多步刻蚀策略

为了实现结构精度和低缺陷密度的双重目标，先进节点采用多阶段刻蚀方案。首先进行各向异性干法刻蚀定义空腔的宏观深度，随后进行高选择性、低能量的干法或湿法“修整（trim）”刻蚀。此辅助步骤去除了被高能离子轰击损伤的表面层，确保了后续外延生长所需的清洁结晶界面。

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挑战与失效模式

亚纳米源漏极凹槽的执行对工艺波动高度敏感。刻蚀动力学或钝化层中的微小偏差都可能导致严重的电气失效。

轮廓控制与空腔圆角

在制造全环绕栅极（GAA）纳米片晶体管期间，需要对牺牲硅锗层进行水平凹槽刻蚀，以形成用于内侧壁（inner spacers）的空腔。一种常见的失效模式是由于高纵横比空间中刻蚀剂受限扩散运输导致这些空腔出现圆角。

如果空腔轮廓不够高度正交，后续内侧壁介质的沉积将不均匀。在随后的伪栅极（dummy gate）刻蚀过程中，圆角附近的薄区域可能会遭受局部介质击穿。这会导致金属栅极堆叠与外延源/漏极区域之间的直接短路。

为防止这种情况，通常实施多阶段刻蚀工艺，其中在初步横向凹槽之后进行内侧修整刻蚀，以平整空腔边角。

圆角空腔 (存在侧壁变薄及栅极-源漏极短路风险):
   [栅极] 
   [侧壁]   ( ) <── 圆角空腔轮廓
   [沟道]

正交空腔 (均匀侧壁沉积及稳健隔离):
   [栅极]
   [侧壁]   [ ] <── 通过修整刻蚀实现边角平整
   [沟道]

有源硅区域凹槽与等离子体诱导损伤

在主多晶硅栅极过刻蚀步骤中，可能会发生硅衬底的等离子体诱导氧化。活性氧离子穿过薄栅极介质，形成消耗有源硅的氧化相。当这些氧化物在随后的湿法清洗步骤中被去除时，源/漏极延伸区便形成了凹槽。这种非预期的导电截面积损失可能增大寄生串联电阻并降低晶体管驱动电流。

此外，干法刻蚀期间的高能离子轰击在凹槽底部形成了受损的非晶硅层，这可能导致高结漏电，并在外延生长期间引起局部位错缺陷。

晶体表面准备与掺杂

凹槽硅表面需要准备成洁净的晶体模板，以进行选择性外延生长。若生长表面残留屏蔽氧化层，会妨碍预期的外延。掺杂可在外延生长期间原位引入，或在适当的后续集成序列中对已生长材料实施。使用离子注入时，应结合激活与缺陷恢复考虑注入损伤，不能据此把带有氧化层覆盖的空腔描述成已经具备外延条件。

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技术节点演进

源漏极凹槽的物理配置和作用在各大技术节点上发生了根本性演变，以满足摩尔定律的微缩需求。

平面 (28nm)       FinFET (14nm/7nm)        GAA 纳米片 (2nm以下)
   [栅极]               ___[栅极]___                === [沟道] ===
  ───┴───               │  ┌───┐   │                ─┬─ [侧壁]  ─┬─
 ░░░░░░░░░             ░░░ │   │ ░░░               [源/漏]       [源/漏]
  (平坦源漏)            (鳍片凹槽)             (介质隔离)

28nm 平面节点

在 28nm 平面工艺中，源漏极凹槽主要用于集成 PMOS 晶体管的嵌入式 SiGe（eSiGe）应力源。该凹槽是一个相对于栅极侧壁采用自对准方法形成的浅层二维空腔。

主要挑战在于管理侧向底切以防止生长的 SiGe 过分靠近沟道导致短路漏电，同时保持足够近的距离以最大化压应力。对于嵌入式 SiGe 应力源，可在外延生长期间原位引入所需掺杂，避免不必要的注入对其造成损伤。后续热集成必须保留预期应变及结特性。

14nm 至 7nm FinFET 节点

随着工业界转向三维架构，如 14nm FinFET 和 7nm FinFET 节点，凹槽工程变成了三维的。工艺工程师必须刻蚀三维硅鳍片（鳍片凹槽）而不是平坦的衬底。

鳍片凹槽刻蚀去除独立硅鳍片的上部，同时保留周围隔离结构和栅侧壁保护。STI 氧化物分隔刻蚀后的空腔；对鳍片的刻蚀本身不会使空腔跨越氧化物合并。随后的选择性外延生长可横向扩展，使相邻鳍片上生长的材料合并，具体取决于预期器件几何。解释 7nm FinFET 集成时必须区分两者：凹槽形成负责准备生长表面，而后续外延工艺决定抬升源/漏极材料是否跨鳍片相连。

GAA 纳米片及以后 (2nm 以下节点)

在全环绕栅极（GAA）纳米片架构中，传统的鳍片被交替堆叠的牺牲 SiGe 层和硅沟道纳米片所取代。GAA 中的源漏极凹槽工艺涉及两个截然不同的步骤：

1. 垂直纳米片堆叠刻蚀： 一种高方向性各向异性干法刻蚀，穿透整个 Si/SiGe 堆叠，定义源/漏极区域的垂直边界。
2. 横向牺牲层凹槽刻蚀： 一种高各向同性干法化学刻蚀，相对于硅沟道层水平地选择性刻蚀牺牲 SiGe 层，为内侧壁形成空腔。

在这些先进几何尺寸下，源/漏极设计必须考虑预期的电气连接。在先进的背面电源传输方案中，源/漏极外延结构可以包含一个垂直延伸至垂直金属栅极结构底面下方并进入背面ILD层的下部区域 。这种几何结构可使源/漏极与背面供电接触进行电气耦合；仅凭该几何结构不能确立对次鳍片漏电的抑制作用。

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相关工艺

源漏极凹槽并非独立存在；它是前端工艺中紧密集成序列的关键环节。

[源漏极凹槽刻蚀] ──> [外延前湿法清洗] ──> [选择性外延 (SEG)] ──> [自对准硅化物接触]

选择性外延生长 (SEG)

凹槽空腔的设计专门用于容纳后续的 SiGe、SiC 或高掺杂 Si 的选择性外延生长。凹槽的形状、深度和表面洁净度直接决定了外延层的晶体质量。

凹槽底部的任何残留非晶硅、干法刻蚀聚合物或原生氧化物都会导致晶体缺陷，如穿透位错或堆垛层错，从而降低载流子迁移率并增加结漏电。

先进湿法清洗

在凹槽刻蚀后、外延生长之前，晶圆必须进行关键的湿法清洗步骤。这些清洗通常使用稀氢氟酸去除原生氧化物并恢复氢端接硅表面，从而防止晶圆进入外延腔体之前发生氧化。

在某些情况下，使用专门的有机或聚合物剥离化学试剂去除 RIE 工艺留下的卤化碳残留物，而不会刻蚀敏感的栅极侧壁介质。

自对准硅化物 (Salicide) 接触形成

选择性外延后，对源极和漏极进行金属化以形成低电阻接触。这一过程称为自对准硅化物或 Salicide，涉及沉积过渡金属（如镍或钴）并进行热退火，使金属与底层的硅或硅合金反应。

必须优化初始源漏极凹槽的深度和轮廓，以确保硅化物反应不会消耗过多的浅结，否则会导致结穿透和高接触-衬底漏电。镍硅化物技术的引入对于在凹槽和凸起源/漏极架构上维持薄且高导电的接触层至关重要。

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未来展望

随着微缩逼近原子极限，源漏极凹槽技术正向原子级精度和复杂的 3D 集成演进。

原子层刻蚀 (ALE)

为了克服传统反应离子刻蚀的物理局限性——如纵横比依赖刻蚀（ARDE）和等离子体损伤——工业界正在向原子层刻蚀（ALE）转型。ALE 将刻蚀过程解耦为连续、自限制的表面修饰和解吸步骤。

通过将 ALE 用于硅凹槽，工艺工程师可以实现极低等离子体损伤的亚纳米深度控制，确保后续外延所需的原始晶体表面。

互补场效应晶体管 (CFET) 集成

超越 GAA 纳米片之后的下一个重大架构转型是互补场效应晶体管（CFET），其中 n 型和 p 型纳米片晶体管直接堆叠在一起。

这种极其密集的 3D 集成为源漏极凹槽工艺提出了前所未有的挑战，需要高纵横比刻蚀，且能够在堆叠的不同垂直层面上选择性地对不同材料进行凹槽化。工艺工程师必须开发多级凹槽和隔离方案，以允许在同一个有源单元内进行分离、垂直堆叠的 n 型和 p 型选择性外延生长。

其他高迁移率沟道材料

从硅沟道向其他高迁移率材料（如锗（Ge）或 III-V 族化合物半导体（例如 InGaAs））的潜在转型，需要全新的凹槽化学开发。

由于这些材料的表面结合能低于硅，它们对热和等离子体诱导的退化非常敏感。这些材料的凹槽工艺必须在更低的热预算下运行，并利用高选择性化学干法刻蚀来防止化学计量比改变和缺陷产生。

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