先进CMOS集成中应力记忆技术与图形应力工程的基本原理

引言

在先进半导体制造中，为了维持硅基集成电路的性能微缩轨迹，需要超越单纯的尺寸缩减，对材料的物理特性进行工程化控制。提升载流子迁移率最有效的方法之一是应力记忆技术（Stress Memorization Technique, SMT），该工艺通过结构性改变晶体管栅极堆叠和沟道来提高器件驱动电流。在先进硅基CMOS制造中，应力记忆技术基于沉积一层张应力氮化硅覆盖层，随后进行高温热退火步骤 [P3]。该技术利用一层临时的覆盖层（通常为高张应力的氮化硅 SiNx 薄膜），将机械应力传递并永久性地“冻结”在晶体管沟道中。

当几何微缩在平面 90nm 和 65nm 以下节点面临严峻物理极限时，应变工程成为了关键的性能提升手段。对硅晶格施加机械应变会改变其能带结构，降低载流子有效质量并抑制能谷间散射。在各种局部应力工程方法中，应力记忆技术脱颖而出，因为它利用高温退火过程中的临时薄膜实现了局部单轴应力，而无需承担永久性外部应力源带来的复杂集成成本。理解该方法的核心物理、化学和结构原理，对于从事先进逻辑和存储技术的工艺集成工程师至关重要。

物理原理与机制

图形应力记忆的物理本质位于固体输运理论、固体力学和材料科学的交叉领域。应力记忆的主要目标是在 n 型金属氧化物半导体场效应晶体管（nMOSFET）的沟道中引入有益的单轴张应力。

能带结构与迁移率提升

根据半导体物理学，硅的导带在动量空间由六个等效能谷组成。在沿纵向（电流流动方向）的单轴拉伸应变作用下，这种晶体对称性被打破。纵向应变导致能谷的能级发生分裂，促使电子重新分布到在输运方向上具有更低有效质量的低能谷中。这种调制在数学上通过反型层中电子表面迁移率（$\mu_{ns}$）与漏源电流（$I_{ds}$）之间的关系来表征：

$$I_{ds} = \frac{W}{L} Q_{inv} \mu_{ns} V_{ds}$$

其中 $W$ 为沟道宽度，$L$ 为沟道长度，$Q_{inv}$ 为反型电荷密度，$V_{ds}$ 为漏源电压。通过单轴张应力提高 $\mu_{ns}$，可以在不缩小栅介质厚度或增加栅极漏电的情况下显著增强驱动电流。

相变与再结晶循环

基于覆盖层的应力记忆物理机制通过多步热力学循环运行：

1. 预非晶化注入（PAI）：在沉积覆盖层之前，通常使用锗（Ge）或硅（Si）等重离子进行离子注入。此过程破坏了多晶硅（poly-Si）栅电极的晶体结构，使其变为非晶态。
2. SMT 层沉积：在整个栅极结构上共形沉积一层高张应力的 SiNx 覆盖薄膜。
3. 高温退火：在随后的高温激活退火（如尖峰退火）过程中，非晶多晶硅栅极经历固相外延再结晶。由于该再结晶过程是在张应力覆盖层的强大外部机械约束下进行的，多晶硅晶粒在应变状态下重构，并沿纵向发生体积膨胀。
4. 覆盖层的粘弹性弛豫：在峰值退火温度下，非晶 SiNx 覆盖层表现出随温度变化的粘弹性行为。这种粘弹性弛豫部分释放了覆盖层内部的应力，重新分配机械力，并增强了相邻介质侧墙中的应变。
5. 覆盖层去除：在多晶硅再结晶以及源漏激活完成后，该高张应力氮化硅覆盖层会被随之剥离去除 [P4]。尽管去除了主要的应力源，但结构形变仍永久地“记忆”在已再结晶的栅电极和介质侧墙中，持续对下方的硅沟道施加单轴张应力。

[非晶化栅极 (PAI)] ---> [共形张应力 SiNx 覆盖层] ---> [高温尖峰退火]
                                                                        |
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[沟道张应变] <--- [SiNx 选择性刻蚀] <--- [粘弹性弛豫]

应力重分配的数学建模

应力记忆过程期间及之后的应力空间分布可以通过固体力学进行建模。内部应力分量遵循准静态力平衡方程：

$$\frac{\partial \sigma_{xx}}{\partial x}+\frac{\partial \sigma_{xy}}{\partial y}+\frac{\partial \sigma_{xz}}{\partial z}=0$$

其中 $\sigma_{xx}$ 为纵向正应力，$\sigma_{xy}$ 和 $\sigma_{xz}$ 代表剪切应力。各向异性硅晶格中应力与应变的耦合由胡克定律控制：

$$\sigma_i = C_{ij},\varepsilon_j$$

其中 $C_{ij}$ 表示材料的弹性刚度矩阵，$\sigma_i$ 代表应力分量，$\varepsilon_j$ 代表应变分量。粘弹性弛豫模型表明，应力传递是不均匀的，在介质侧墙与沟道交界的栅极边缘处达到峰值。

工艺原则

应力记忆的性能和均匀性由多个关键工艺参数及其方向性相互作用决定。调整这些参数可使工艺工程师在优化沟道应变的同时避免结构缺陷。

预非晶化注入条件

栅极中形成的非晶层深度和完整性决定了再结晶过程中能锁定多少应变。

• PAI 离子种类与剂量：较重的离子（如锗）比轻离子更受青睐，因为它们能在更低剂量下实现完全非晶化，从而最大限度地减少对沟道的横向损伤。增加 PAI 剂量会增加多晶硅栅极中非晶区域的深度，直接提高沟道中最终的应力。
• 注入能量：较高的能量使非晶-晶体边界向栅氧化层界面更深处推进。虽然这增加了可用于应力记忆的再结晶多晶硅体积，但过高的能量可能损坏薄栅介质，导致可靠性退化。

覆盖层应力与厚度

临时氮化硅层的机械特性是应力传递的驱动力。

• 本征薄膜应力：必须优化所沉积 SiNx 层的初始张应力。覆盖薄膜中的本征张应力越高，传递到沟道中的应变也越高。
• 薄膜厚度：增加覆盖层厚度提供了更大的机械应力储备，提高了向栅极和侧墙的应力传递效率。然而，薄膜过厚可能会导致图形畸变或在紧密间距区域产生空洞。

热预算与退火曲线

激活退火的热预算决定了掺杂剂激活和栅极堆叠内的原子重排。

• 峰值退火温度：尖峰退火期间较高的峰值温度会加速多晶硅再结晶以及 SiNx 覆盖层的粘弹性弛豫，从而向永久侧墙实现更高效的应力传递。
• 保持时间：必须严格控制峰值温度的持续时间。虽然需要足够的时间来完成固相外延再生，但过度的热暴露可能导致应力弛豫或源漏区域中掺杂剂的无序扩散。

工艺参数	方向性变化	对沟道张应力的影响	次要影响/风险
PAI 剂量	增加	增加	存在栅氧化层损伤和栅极漏电增加的风险
覆盖膜应力	增加	增加	薄膜开裂或剥落风险增加
覆盖膜厚度	增加	增加	在狭窄栅极间隙下产生空洞的风险
峰值退火温度	增加	增加	增强掺杂剂扩散；潜在的侧墙变形

挑战与失效模式

在纳米尺度实施应力记忆会引入多种必须妥善管理的化学、机械和电气失效模式。

PMOS 性能退化（应力串扰）

虽然单轴纵向张应力提升了 NMOS 器件的电子迁移率，但它会降低 PMOS 器件的空穴迁移率，因为 PMOS 需要纵向压应力。因此，在热退火之前，必须将临时的张应力覆盖层从 PMOS 区域选择性地光刻图案化并刻蚀去除。

不完善的光刻或不完全的刻蚀会在 PMOS 栅极上残留张应力氮化物。这会导致“应力串扰”，使 PMOS 沟道无意中受到张应力作用，降低空穴迁移率并削弱 PMOS 驱动电流。

刻蚀选择比与侧墙腐蚀

在退火步骤后去除临时 SiNx 覆盖层需要高度选择性的湿法化学工艺。通常使用热磷酸（H3PO4）或专门的溶剂清洗液将氮化硅剥离，同时保护二氧化硅侧墙和浅沟槽隔离（STI）氧化物。

如果湿法刻蚀选择比不足，化学处理会腐蚀永久介质侧墙。侧墙腐蚀会减小侧墙的物理宽度，可能导致后续自对准硅化物形成过程中出现电气短路。使用精确的化学控制和湿法清洗（例如稀氢氟酸或氨过氧化氢混合物配方）有助于保护侧墙几何形状。

粘弹性弛豫极限

在过高的热预算下，粘弹性弛豫会从一种应力重分配机制转化为应力损失机制。如果 SiNx 薄膜发生完全粘性流动，存储在薄膜内的机械能将作为热量耗散，而不是传递给侧墙和栅极，导致最终记忆的沟道应力急剧下降。

电气可靠性风险

冻结在栅极边缘附近的高机械应力可能会产生界面陷阱态。Si/SiO2 界面处的应力集中可能会加速 NMOS 器件的热载流子注入（HCI）退化，或者如果应力泄漏到 PMOS 沟道中，则会加剧负偏压温度不稳定性（NBTI）。此外，栅介质界面附近来自 PAI 的未退火端程缺陷会增加栅极漏电并降低击穿电压。

技术节点演进

随着晶体管架构从平面结构向三维结构过渡，应力记忆的集成发生了显著演变。

平面节点（65nm 至 28nm）

在平面 CMOS 技术微缩期间，例如在28nm 平面工艺中，SMT 是一种主流且具成本效益的应变增强手段。在这些节点中，栅电极由较厚的多晶硅层组成，为非晶化和应力记忆提供了充足的体积。SMT 与接触蚀刻停止层（CESL）等永久应力层结合，可最大限度地提升 NMOS 性能。

FinFET 节点（14nm 至 7nm）

向三维 FinFET 架构（如 14nm FinFET 和 7nm FinFET 节点）的过渡改变了传统 SMT 的效力：

• 几何约束：在 FinFET 中，栅极包裹着狭窄的三维硅鳍片。栅电极较小的物理体积限制了可以通过再结晶存储和传递的绝对机械力。
• 替代金属栅极（RMG）集成：先进节点从栅极先行多晶硅工艺转向栅极后出 RMG 工艺。在栅极后出集成流程中，刻蚀工艺用于在沉积替代金属栅电极和高k栅介质之前去除牺牲多晶硅栅极 [P2]。由于原始经过非晶化和再结晶的伪栅极多晶硅被彻底移除，记忆在栅极内的应力随之丢失，导致传统基于多晶硅的 SMT 失效。
• 替代应变驱动力：在 14nm 以下节点，局部应变工程转向在源漏腔体中生长嵌入式硅锗（SiGe）以实现 PMOS 挤压，以及使用共形接触金属化应力源来实现 NMOS 拉伸。

先进 3D 存储器与纳米片架构

尽管传统多晶硅栅极 SMT 在高性能逻辑微缩中的历史使命已经完成，但限制性再结晶和相变记忆的基本原理在 3D 存储器集成和铁电氧化物结晶退火中继续得到应用。牺牲覆盖与退火循环被用于控制累积薄膜应力，并在高深宽比垂直堆叠中维持关键尺寸均匀性。

相关工艺

应力记忆的执行依赖于精心排序的上游和下游单元操作：

[PAI 离子注入] ---> [CVD SMT 薄膜沉积] ---> [光刻与反应离子刻蚀] 
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[湿法化学剥离 (热 H3PO4)] <--- [高温尖峰退火] <----/

• 离子注入：预非晶化注入参数必须在倾角和剂量方面受到严格控制，以在晶圆上实现均匀的非晶化。
• 化学气相沉积（CVD）：覆盖薄膜沉积需要在栅极顶部和侧壁表面具有高共形性。PECVD 工艺可调节薄膜密度和氢含量，从而影响热处理过程中的粘弹性行为。
• 光刻与干法刻蚀：覆盖层必须通过光刻定义，并从 PMOS 区域选择性刻蚀，同时不损伤下方的栅极材料。
• 湿法清洗与剥离：退火后的覆盖层去除需要高度选择性的化学试剂剥离氮化物，同时保持氧化物侧墙和隔离结构完好无损。

未来展望

随着逻辑器件向全环绕栅极（GAA）纳米片和互补 FET（CFET）演进，沟道应变主要在薄纳米片的外延生长过程中进行工程化设计。然而，受限再结晶、粘弹性应力传递和相稳定化的热力学原理仍是整个先进半导体制造中不可或缺的工具。