引言
在先进半导体制造中，为了保持硅基集成电路的微缩轨迹，需要超越单纯的尺寸缩减，对材料的物理性质进行工程化设计 。实现这一目标最精妙的方法之一是应力记忆技术（Stress Memorization Technique, SMT）[P1, P2]，该工艺通过结构性改变晶体管栅极堆叠和沟道来提升性能 , 。在先进工艺集成中，该技术通常被称为图形记忆技术，其核心是使用一层临时覆盖层（通常为高张应力的氮化硅 (SiNx) SMT层），将机械应力传递并永久性地“冻结”在晶体管沟道中 , 。
当几何微缩在 90nm 以下及 65nm 以下节点面临严峻的物理极限时，应力工程成为关键的性能提升手段 , 。对硅晶格施加机械应变会改变其能带结构，降低载流子有效质量并抑制谷间散射 。在各种局部应力工程方法中，图形记忆技术脱颖而出，因为它利用高温退火步骤中的临时薄膜，实现了局部单轴应力，而无需承担与永久外部应力源相关的长期集成复杂性或成本 , 。对于从事先进逻辑和存储技术的集成工程师而言，理解该方法的核心物理、化学和结构原理至关重要 , 。
物理原理与机制
图形记忆技术的物理本质在于固体输运理论、固体力学和材料科学的交叉领域 , 。应力记忆的主要目标是在 n 型金属氧化物半导体场效应晶体管 (nMOSFET) 的沟道中引入有益的单轴张应力 , 。
能带结构与迁移率提升
根据半导体物理学，硅的导带在动量空间由六个等效能谷组成 。在沿纵向（电流流动方向）的单轴拉伸应变作用下，这种晶体对称性被打破 , 。该应变导致能谷的能级分裂，电子重新分布到两个低能谷中，而这些能谷在输运方向上表现出更低的有效质量 。这种调制在数学上通过反型层中电子表面迁移率 ($\mu_{ns}$) 与漏源电流 ($I_{ds}$) 之间的关系来表征 ：
$$I_{ds} = \frac{W}{L} Q_{inv} \mu_{ns} V_{ds}$$
其中 $W$ 为沟道宽度，$L$ 为沟道长度，$Q_{inv}$ 为反型电荷密度，$V_{ds}$ 为漏源电压 。通过单轴张应力提高 $\mu_{ns}$，可以在不缩小栅介质厚度或增加栅极漏电的情况下显著增强驱动电流 , 。
相变与再结晶循环
基于 SMT 的图形记忆物理机制通过多步热力学循环运行 ：
- 预非晶化注入 (PAI)：在沉积覆盖层之前，通常使用锗 (Ge) 或硅 (Si) 等重离子进行预非晶化注入 (PAI) , 。此过程破坏了多晶硅 (poly-Si) 栅极的晶体结构，使其变为非晶态 。
- SMT 层沉积：在整个栅极结构上共形沉积一层高张应力的 SiNx SMT 层 , 。
- 高温退火：在随后的高温激活退火（如尖峰退火）过程中，非晶态多晶硅栅极经历固相外延再结晶 , 。由于该再结晶过程是在高张应力覆盖层的强大外部机械约束下进行的，多晶硅晶粒在应变状态下重构，并沿纵向发生体积膨胀 , 。
- 覆盖层的粘弹性弛豫：在高温退火温度下，非晶态 SiNx 覆盖层表现出随温度变化的粘弹性行为 。这种粘弹性弛豫部分释放了覆盖层内部的应力，对其进行了重新分配，并显著增强了相邻介质侧墙中的机械应变 。
- 覆盖层去除：热循环完成后，选择性去除临时 SiNx 覆盖层 , 。尽管去除了主要的应力源，但结构形变仍永久地“记忆”在已再结晶的栅极和介质侧墙中 , 。这种冻结的应力持续对下方的硅沟道施加有益的单轴张应力 , 。
[非晶化栅极 (PAI)] ---> [共形张应力 SiNx 覆盖层] ---> [高温尖峰退火]
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v
[沟道张应变] <--- [SiNx 选择性刻蚀] <--- [粘弹性弛豫]
应力重分配的数学建模
图形记忆过程期间及之后的应力空间分布通过固体力学进行模拟 。内部应力分量遵循准静态力平衡方程 ：
$$\frac{\partial \sigma_{xx}}{\partial x}+\frac{\partial \sigma_{xy}}{\partial y}+\frac{\partial \sigma_{xz}}{\partial z}=0$$
其中 $\sigma_{xx}$ 为纵向正应力，$\sigma_{xy}$ 和 $\sigma_{xz}$ 代表剪切应力 。各向异性硅晶格中应力与应变的耦合由胡克定律控制 ：
$$\sigma_i = C_{ij},\varepsilon_j$$
其中 $C_{ij}$ 表示材料的弹性刚度矩阵，$\sigma_i$ 代表应力分量，$\varepsilon_j$ 代表应变分量 。尖峰退火期间非晶态 SMT 层的粘弹性弛豫模型表明，应力传递高度不均匀，在介质侧墙与沟道接口的栅极边缘处达到峰值 。
工艺原则
图形记忆的性能和均匀性由多个关键工艺参数及其方向性相互作用决定 （工程实践）。调整这些参数可使工艺工程师优化记忆应变，同时避免结构缺陷 。
预非晶化注入 (PAI) 条件
栅极中形成的非晶层深度和完整性决定了再结晶过程中能冻结多少应力 。
- PAI 离子种类与剂量：较重的离子（如锗）比轻离子更受青睐，因为它们能在更低剂量下实现完全非晶化，从而最大限度地减少对沟道的横向损伤 , 。方向上，增加 PAI 剂量会增加多晶硅栅极中非晶区域的深度，从而直接增加沟道中最终的记忆张应力 。
- 注入能量：较高的能量使非晶-晶体边界向栅氧化层界面更深处推进 。虽然这增加了可用于应力记忆的再结晶多晶硅体积，但过高的能量会损坏薄栅介质，导致可靠性失效 。
SMT 覆盖层应力与厚度
临时氮化硅 SMT 层的特性是记忆过程的主要驱动力 , 。
- 本征薄膜应力：必须最大限度地提高所沉积 SiNx 层的初始张应力 。覆盖层中的本征张应力越高，传递并记忆的沟道应力也越高 , 。
- 薄膜厚度：增加 SMT 层的厚度提供了更大的机械应力储备，提高了向栅极和侧墙的应力传递效率 。然而，如果薄膜过厚，可能会导致局部图形畸变，或在相邻栅极线间的高深宽比间隙中产生空洞 （工程实践）。
热预算与退火曲线
激活退火的热预算决定了掺杂剂激活和栅极堆叠内的原子重排 , 。
- 峰值退火温度：尖峰退火期间更高的峰值温度会加速多晶硅的再结晶速率以及 SiNx 覆盖层的粘弹性弛豫 , 。这使得向永久介质侧墙的应力传递更加高效 。
- 保持时间：峰值温度的持续时间必须严格控制 。虽然需要足够的时间来完成栅极的固相外延再生，但过度的热暴露可能导致应力场的完全弛豫，或导致源漏区域中掺杂剂的不希望扩散 。
| 工艺参数 | 方向性变化 | 对沟道张应力的影响 | 次要影响/风险 |
|---|---|---|---|
| PAI 剂量 | 增加 | 增加 | 存在栅氧化层损伤和栅极漏电增加的风险 |
| SMT 层应力 | 增加 | 增加 , | 薄膜开裂和剥落风险增加 （工程实践） |
| SMT 层厚度 | 增加 | 增加 | 在紧密间距下产生空洞的风险 （工程实践） |
| 峰值退火温度 | 增加 | 增加 | 增强掺杂剂扩散；潜在的侧墙变形 （工程实践） |
挑战与失效模式
在纳米尺度实施图形记忆会引入多种化学、机械和电气失效模式，必须谨慎管理 , 。
PMOS 性能退化（应力串扰）
虽然单轴纵向张应力显著提升了 NMOS 器件的电子迁移率，但对 p 型金属氧化物半导体 (PMOS) 器件而言，其效果相反，需要压应力来增强空穴迁移率 , 。因此，在高温退火步骤之前，必须将 SMT 层从 PMOS 区域选择性去除 , 。
如果 SMT 层的光刻图案化或后续刻蚀不完善，残留的张应力氮化物可能保留在 PMOS 栅极上 , （工程实践）。这会导致“应力串扰”，即 PMOS 沟道无意中受到张应力影响，从而降低空穴迁移率并削弱 PMOS 驱动电流 , 。
刻蚀选择比与侧墙腐蚀
在退火步骤后去除临时 SMT 层需要高度选择性的湿法化学工艺 , 。通常使用热磷酸将氮化硅层与二氧化硅隔离区域及侧墙区分开剥离 （工程实践）。
如果湿法刻蚀选择比不足，化学处理可能会腐蚀永久介质侧墙或浅沟槽隔离 (STI) 氧化物 （工程实践）。这种腐蚀会减小侧墙的物理宽度，可能导致后续自对准硅化物 (salicide) 工艺期间出现短路 。使用高精度的湿法清洗（例如采用严格控制的稀氢氟酸或先进的酸性混合物）对于保持结构完整性至关重要 （工程实践）。
粘弹性弛豫极限与应力衰减
在极高热预算下，临时覆盖层的粘弹性弛豫可能从有益的应力重分配机制转化为失效模式 。如果 SiNx 薄膜发生完全粘性流动，存储在薄膜内的机械能将全部作为热量耗散，而不是传递给侧墙和栅极 。这导致最终记忆的沟道应力急剧下降，使工艺失效 。
电气可靠性风险
冻结在栅极边缘附近的强局部应力场可能会引入局部缺陷态 。Si/SiO2 界面处的高机械应力可能会加速 NMOS 器件的热载流子注入 (HCI) 退化，或者如果应力泄漏到 PMOS 区域，则会加剧负偏压温度不稳定性 (NBTI) 。此外，如果 PAI 过程在再结晶过程中未完全修复，栅介质界面附近可能残留端程缺陷，导致栅极漏电增加和击穿电压降低 。
技术节点演进
随着晶体管架构从平面结构向三维结构过渡，图形记忆的应用与集成发生了巨大变化 。
平面节点（65nm 至 28nm）
在平面 CMOS 技术微缩期间，例如28nm 平面工艺，SMT 是一种主流且具有成本效益的应变增强手段 , 。在这些节点中，栅极由厚的多晶硅层组成，为应力记忆提供了大量可非晶化的材料 , 。SMT 与接触蚀刻停止层 (CESL) 等永久应力层易于集成，以最大限度地提升 NMOS 性能 , 。
FinFET 节点（14nm 至 7nm）
向三维 FinFET 架构（如14nm FinFET 和 7nm FinFET 节点）的过渡从根本上改变了 SMT 的效力 。
- 几何约束：在 FinFET 中，栅极包裹着薄的三维硅鳍片 。栅极和沟道的物理体积极小，这极大地降低了通过再结晶传递并记忆的绝对机械力 , （工程实践）。
- 替代金属栅极 (RMG) 集成：先进节点从栅极先行的多晶硅工艺转向栅极后出的 RMG 工艺，其中伪栅极多晶硅被完全蚀刻并替换为高 k 介质和金属栅极 , （工程实践）。由于原始栅极材料被彻底移除，记忆在伪多晶硅栅极内的任何应力都会消失，导致传统的 SMT 失效 。
- 替代应变驱动力：因此，在 14nm 和 7nm 节点，局部应力工程不再使用 SMT，而是依赖于源漏腔体中的硅锗 (SiGe) 选择性外延生长（用于 PMOS 压应变），以及共形接触金属化应力源（用于 NMOS 张应变） 。
先进 3D 存储器与纳米片架构
在现代三维非易失性存储器架构（如 3D NAND 和 3D 电阻式 RAM）中，结构化图形记忆重获新生 , 。在这些结构中，材料交替层垂直堆叠，并穿过它们刻蚀出垂直沟道 , 。由于这些堆叠的高深宽比，机械应力管理对于防止晶圆翘曲和沟道畸变至关重要 , 。工程师使用类似于 SMT 的牺牲覆盖和退火循环来管理多层堆叠的累积应力，确保存储单元的关键尺寸在所有垂直层面上保持一致 , 。
相关工艺
图形记忆的执行高度依赖于上游和下游工艺模块 （工程实践）。
[PAI 离子注入] ---> [CVD SMT 薄膜沉积] ---> [光刻与反应离子刻蚀]
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v
[湿法化学剥离 (热 H3PO4)] <--- [高温尖峰退火] <----/
- 离子注入：预非晶化注入必须在倾角和剂量方面进行严格控制，以确保晶圆上（特别是在隔离边缘附近）均匀的非晶化 。
- 化学气相沉积 (CVD)：SiNx SMT 层的沉积需要高共形性，以确保在栅极结构的顶部和侧壁上厚度均匀 , 。通常使用等离子体增强化学气相沉积 (PECVD) 来调节初始氢含量和薄膜密度，这直接影响粘弹性弛豫行为 。
- 光刻与干法刻蚀：SMT 层必须使用先进光刻技术进行图案化，并从 PMOS 区域选择性刻蚀 , 。任何对准误差或不完全的干法刻蚀都可能导致 PMOS 侧的性能退化或缺陷模式 , 。
- 湿法清洗与剥离：热循环后，必须使用高度选择性的化学试剂（如热磷酸或专门的氨过氧化氢混合物配方）完成 SMT 层的选择性剥离，以避免腐蚀关键的介质侧墙层 , , （工程实践）。
未来展望
随着半导体行业从 FinFET 向全环绕栅极 (GAA) 纳米片和互补 FET (CFET) 演进，传统的应力记忆技术正在被重塑 。
在 GAA 架构中，硅沟道由完全被栅极堆叠包裹的悬空水平纳米片组成 （工程实践）。由于这些纳米片极薄，在沟道外延期间直接对其施加应变是迁移率提升的主要方法 。然而，图形记忆的概念正在非易失性存储器的铁电材料集成中找到新的应用，即在结晶退火过程中利用临时覆盖层来稳定超薄氧化铪薄膜中的铁电正交相 。因此，尽管基于多晶硅的传统 SMT 已经完成了其在逻辑微缩中的使命，但应力传递、粘弹性弛豫和相变记忆的基本热力学原理仍是先进工艺工程师工具箱中的核心工具 , 。