半导体制造中钝化的基本原理：物理机制与集成工艺

引言

钝化是半导体制造中的一项基本工艺。其核心是指在半导体表面或界面上有意形成保护层或化学状态，以抑制不利的物理、化学或电学相互作用。该术语涵盖了广泛的应用，从保护成品芯片免受湿气和离子污染的最终介质密封层，到中和介质界面处硅悬空键的微观氢键合，再到功率与光电器件中的缺陷配位策略。

在集成电路制造中，钝化服务于两个主要目标。首先，它在敏感的内部电路与外部环境之间充当物理和化学屏障，减轻腐蚀、湿气侵入和可移动离子污染。其次，它在电学上钝化表面和界面态，否则这些状态会捕获载流子、降低载流子迁移率、引起阈值电压漂移并导致可靠性失效。当界面陷阱与氢原子键合被钝化后，它们将不再具有电活性且不再捕获载流子 [T1]。

随着器件特征尺寸的缩小，钝化的重要性日益凸显。随着尺寸缩小，表面积与体积之比增加，使界面在整个器件结构中所占比例更大，并缩小了缺陷引起的可变性裕度。无论是在多晶硅栅电极、有源区定义，还是先进互连堆叠中，钝化策略都整合在整个制造流程中。本文探讨了钝化的物理机制、工艺动力学、集成挑战以及技术节点演进。

物理与机理

化学钝化：悬空键中和

硅技术中的主要化学钝化机制是半导体表面和界面上不饱和（悬空）键的中和。在体硅晶体中，每个硅原子与四个最近邻原子形成共价键。在表面或介质界面处，周期性晶格被打断，留下价电子层未完全填满的硅原子。这些三价硅缺陷（≡Si•）在带隙内引入局域能态，充当复合中心和载流子陷阱，从而增加表面复合速度。

氢钝化通过形成稳定的Si–H键来中和这些缺陷，将缺陷能级移出带隙。退火过程被建模为分子氢穿过氧化层扩散到界面，随后解离为原子氢并与三价硅缺陷形成化学键合 [T1]。由于Si–H键在较高的热预算下会发生解离，因此氢钝化在热力学上是可逆的。这一动力学限制决定了最终的氢钝化退火通常在工艺流程后期、高热预算步骤完成后进行。

场效应钝化：静电载流子排斥

场效应钝化通过静电排斥而非直接的化学键饱和发挥作用。通过在覆盖介电薄膜中嵌入固定电荷，建立电场使半导体表面附近的能带弯曲。例如，氧化铝层通常表现出负固定电荷密度，在半导体表面形成反型或积累条件，排斥少数载流子并降低可用于复合的表面载流子浓度。

该机制依赖于控制有源多晶硅层和栅极介质场效应的相同静电原理。固定介电电荷调制表面电势，在不改变物理缺陷密度本身的情况下改变界面处的载流子浓度。在许多器件架构中，化学钝化与场效应钝化相结合以实现最佳的表面抑制效果。

金属与宽禁带系统中的表面及钝化膜行为

在金属层和宽禁带材料中，钝化机制延伸到了简单的氢饱和之外。在湿法与化学处理环境中，钛会形成一层自保护表面氧化膜，其化学稳定性高于钨氧化物 。这种自限性氧化物生长调节了表面化学反应活性，并在化学暴露期间保护底层金属层。

对于诸如碳化硅等宽禁带半导体，防止腐蚀的接触钝化是确保长期热稳定性与电学稳定性的关键因素 [P3]。这些系统中的钝化策略通常结合化学处理、结构退火和屏障封顶，以在高电场和高工作温度下保持界面完整性。

物理屏障钝化

物理屏障钝化涉及沉积致密、气密的薄膜，以防止湿气、环境气体和可移动离子（如钠或钾）侵入。在后段互连（BEOL）结构中，通过等离子体增强化学气相沉积（PECVD）沉积的氮化硅（Si₃N₄）被广泛用于此目的。在与下层金属化兼容的温度下沉积，氮化硅薄膜密封了已完成的管芯。

在专门的微机电系统（MEMS）或后段模块中，钝化层还充当刻蚀停止或结构掩模材料。沉积薄膜的密度、薄膜应力、化学计量比和氢含量决定了其作为环境密封层和化学刻蚀掩模的有效性。

工艺原理

薄膜成分与沉积化学

PECVD钝化膜的性质在很大程度上取决于前驱体化学性质和沉积能量学。硅烷与氨气或氮气反应产生的氮化硅薄膜通常结合有氢，在无定形基质内形成Si–H和N–H键。改变气体流量比会改变硅与氮的比率，直接影响薄膜密度、折射率、固有应力和化学刻蚀抗性。

增加氮化硅薄膜中的硅比例通常会增强其对氟基湿法刻蚀剂的抵抗力，但可能会改变介电击穿强度和内部薄膜应力。工艺工程师通过调节射频功率、腔室压力和前驱体流量，在机械完整性、防潮屏障能力和刻蚀选择性之间取得平衡。

动力学与热预算考量

氢钝化退火的时间节点受热动力学支配。由于氢的外扩散和Si–H键解离在高温下会加速，因此在高热预算步骤（如源/漏激活或高温介质沉积）之前执行氢退火会导致陷阱重新激活。因此，界面态钝化通常在制造末期执行。

然而，在完成整个BEOL堆叠形成后执行退火，需要氢物种穿过多个介质和金属层才能到达目标界面。扩散速率取决于层厚度、介质密度以及互连金属化所施加的热预算限制。

钝化层作为结构和图案化屏障

在封装、焊盘形成和先进互连模块中，钝化膜起到了机械保护层和刻蚀掩模的作用。在焊盘开口图案化或凸块成型期间，钝化层可防止化学底部切蚀，并保护周围的BEOL介质免受强烈湿法或干法刻蚀剂的侵蚀。

钝化介质与底层金属或层间介质（ILD）层之间的附着力至关重要。较差的界面附着力会导致在热循环或引线键合及倒装芯片装配期间的机械应力下发生分层。

挑战与失效模式

界面陷阱再激活

热可逆性仍然是氢钝化界面的主要弱点。将已钝化的器件暴露于后续热步骤或热载流子应力下可能会破坏Si–H键，重新生成悬空键（≡Si•）并增加界面陷阱密度。这会导致阈值电压漂移、亚阈值摆幅增大以及器件工作寿命期间的漏极电流退化。

针孔、应力裂纹与气密性丧失

物理屏障薄膜可能会出现局域针孔、微裂纹或应力诱发的断裂。PECVD氮化硅层中的高固有压应力或拉应力可能会在复杂的BEOL地形上引起薄膜开裂，从而为湿气和可移动离子创造通道。一旦湿气穿透钝化层，底层的金属互连就会发生腐蚀，导致开路或高阻失效。

先进节点中的工艺窗口收窄

随着器件特征尺寸减小，钝化层厚度必须按比例缩减，以避免过度的应力和地形限制，同时保持屏障完整性。先进互连采用了高深宽比结构，在这些结构上实现共形钝化沉积具有挑战性。不完整的侧壁覆盖会使局域区域容易受到化学侵蚀或环境退化。

技术节点演进

平面节点（28nm及以上）

在成熟的平面技术节点上，例如28nm平面流程，钝化主要集中在两个明确的领域：平面Si/SiO₂栅极界面的氢退火，以及用于BEOL最终密封的PECVD氮化硅/氮氧化硅沉积。平面几何形状为钝化沉积提供了均匀的表面，热预算的安排也相对直接。

14nm FinFET过渡

在14nm FinFET流程中向三维沟道架构的过渡引入了复杂的非平面形貌。钝化工艺被要求共形地覆盖鳍片侧壁和替代金属栅极结构。此外，高k介质界面取代了传统的氧化物栅极介质，将界面钝化要求转移到了多组分氧化物上。

去耦等离子体氮化作为一种关键方法出现，用于钝化高k界面处的氧空位缺陷，改善了整个三维沟道剖面上的阈值电压稳定性和载流子迁移率。

7nm及以下：多材料与接触钝化

在7nm及亚7nm节点（如7nm FinFET流程所示），钝化要求扩展到了异质界面，包括栅极介质、接触衬垫和低k互连堆叠。接触工程需要钝化源漏凹槽和外延生长界面，以抑制费米能级钉扎并降低接触电阻。

在BEOL图案化中，钝化层必须承受光刻胶去除期间的多道化学清洗步骤，并在单大马士革架构中保护脆弱的超低k介质。

相关工艺

钝化与多个前道和后道工艺步骤紧密耦合。先进的表面清洁直接位于钝化之前；残留的原生氧化物或有机污染物会严重降低后续化学钝化层的质量。

在薄膜沉积中，成核层通常充当界面过渡层，补充钝化功能。光刻集成涉及沉积在钝化层上的抗反射涂层堆叠，以实现精确的焊盘开口图案化。此外，在前开式晶圆传送盒内部的自动化晶圆传输可维持受控的微环境，以防止在处理步骤之间钝化表面受到空气分子污染。

未来展望

随着缩放向原子尺寸继续推进，钝化正在从毯式薄膜沉积转变为位点特异性的原子层工程：

• 用于共形密封的原子层沉积 (ALD)：ALD能够在极高深宽比的三维结构（如纳米片晶体管和高密度存储器深沟槽）上实现无针孔、高度共形的钝化层。
• 载流子选择性钝化接触：在先进功率和能量器件中，超薄钝化介质与掺杂多晶硅层相结合，既能抑制表面复合，又能实现选择性的多数载流子输运。
• 集成式清洁-钝化集群工具：为了防止即时再氧化和污染，先进工具将表面准备和钝化沉积集成在单个真空集群内，从而将环境暴露降至最低。