引言
在现代超大规模集成（VLSI）器件中，在有源半导体区与金属布线网络之间建立高质量的电接触是实现性能的主要瓶颈 [T1, T2]。随着晶体管尺寸缩小至纳米尺度，源/漏（S/D）区的寄生串联电阻急剧增加，从而降低了驱动电流和工作速度 [T2, A2]。为了应对这一挑战，过渡金属硅化物被广泛作为活性界面处的低电阻接触材料进行集成 。这些硅化物是通过沉积金属与硅衬底之间的固态反应直接形成的，提供了一种能最大限度降低接触电阻的金属接触层 [P2, T2]。
从历史上看，硅化钛和硅化钴曾是自对准硅化物（salicide）应用的首选材料 [P4, T2]。然而，随着技术节点的不断微缩，这些材料遇到了严重的限制：硅化钛由于受成核控制的相变影响，对窄线宽的缩放极其敏感；而硅化钴会消耗过多的硅，威胁到超浅 S/D 结的完整性 [P3, P4, T1]。
为了克服这些缩放限制，镍硅化物（NiSi）成为主流的接触材料 [P1, P4]。NiSi 表现出极低的电阻率，与其他硅化物相当，同时具有几个显著优势：它在更低的热预算下形成，在反应过程中消耗的硅明显更少，并且即使在极窄的硅线上也能保持低电阻 [P3, P4]。通过将 NiSi 集成到自对准硅化物工艺流程中，半导体制造商成功地最小化了接触电阻，推动了多代深亚微米器件的性能提升 [T2, A1]。
物理与机制
在硅衬底上形成镍硅化物的过程是一个复杂的、受热驱动的固态反应，由热力学、化学势梯度和扩散动力学共同支配 [P3, P4]。在典型的加工条件下，镍-硅系统在达到最终稳定相之前会依次经历多个化学计量相 。
硅化前界面合金化
反应的一个重要起点发生在应用任何热处理之前 。在室温下对硅衬底进行物理气相沉积（PVD）镍的过程中，会自发形成一个非平衡界面合金层 。由于镍对硅的高化学亲和力和较低的插入能垒，这种初始层通常被识别为镍含量较高的相，例如 $\text{Ni}_3\text{Si}$ 。第一性原理密度泛函理论（DFT）计算表明，镍原子具有强大的驱动力渗透到硅表面层并占据次表面的间隙位，从而诱导局部键重排和原子混合 。这种无序的、富镍的界面层充当了种子模板，引导后续热处理过程中的相演变 。
[ 沉积后的室温状态 ]
+-----------------------+
| 金属镍 (Ni) |
+-----------------------+
| 界面层 Ni3Si | <-- 自发的室温合金化
+-----------------------+
| 硅衬底 |
+-----------------------+
热相变与扩散动力学
当热处理过程中温度升高时，系统会经历一系列连续的相变 。核心相演变遵循以下路径：
$$\text{Ni}_2\text{Si} \longrightarrow \text{NiSi} \longrightarrow \text{NiSi}_2$$
在较低温度下，反应以金属原子的扩散为主 。镍是主要的扩散物种，迅速迁移到硅晶格中 [P3, P4]。最初出现的晶相是正交的富镍相（$\text{Ni}_2\text{Si}$），并伴随着硅向金属覆盖层中的反向扩散 [P3, P4]。
随着温度进一步升高，系统转变为单硅化物相 NiSi，这是工艺上所追求的低电阻相 [P1, P3]。这种转变是由空位辅助的原子迁移驱动的 。从机制上讲，NiSi 晶体结构可以描述为一种膨胀且扭曲的硅晶格，其中镍原子占据了扭曲的八面体间隙通道 。由于硅原子骨架在很大程度上得到了保留，与其它硅化物相比，NiSi 形成所伴随的体积变化和硅消耗量极低 [P3, P4]。
$$\text{Si 晶格（扭曲）} + \text{Ni（间隙原子）} \longrightarrow \text{正交 NiSi}$$
在过高的温度下，单硅化物相会发生受成核控制的转变，形成富硅的二硅化物相（$\text{NiSi}_2$） [P1, P4]。与早期阶段的扩散控制形成不同，$\text{NiSi}_2$ 的成核受到高动力学能垒的阻碍 。一旦克服了这个能垒，高电阻率的 $\text{NiSi}_2$ 相就会在硅衬底上外延生长，这会显著增加薄层电阻，并消耗两倍于之前的硅衬底，从而有破坏浅有源结的风险 [P1, P3, P4]。
铂合金化的作用
为了抑制不希望出现的 $\text{NiSi}_2$ 相变，通常会在沉积过程中向镍金属靶材中添加铂 。铂在镍硅化物晶格内形成固溶体，并改变系统的热力学和动力学性质 。
- 热力学稳定性：铂在单硅化物相中具有高溶解度，但在二硅化物相中溶解度较低 。通过优先占据 NiSi 晶格中的金属位点，铂降低了单硅化物相的自由能，使得 $\text{NiSi}_2$ 的成核在热力学上变得不利 。
- 动力学扩散阻挡层：由于铂原子的扩散速度比镍慢，它们倾向于在硅化物/硅界面处偏析 。这一偏析层充当了物理扩散阻挡层，减少了扩散物种的通量，从而扩大了 NiSi 稳定性的热处理窗口 。
工艺原理
所得 NiSi 薄膜的结构、机械和电学性能对工艺参数高度敏感，因此需要仔细优化加工条件 [P1, P4]。
温度与热预算控制
相组成和薄膜形貌直接受热预算控制，热预算是退火温度和时间的函数 [P1, P4]。通常采用快速热退火（RTA）以高精度控制固态反应 。较低的热预算可确保反应停留在低电阻的 NiSi 相，防止向高电阻率 $\text{NiSi}_2$ 相的高温转变 [P3, P4]。然而，如果热预算不足，未反应的富镍相可能会残留，导致薄层电阻升高和电接触不均匀 。
衬底应力调制
衬底内的机械应力会显著影响 NiSi 薄膜的热稳定性 。由于金属硅化物与底层硅之间的热膨胀系数不匹配，薄膜的高温加工会在硅化物中产生压应力 。这种累积的应力会驱动形貌退化，导致连续的薄膜断裂成孤立的簇或岛，即所谓的团聚（agglomeration）现象 。
通过利用双轴张应变硅衬底（如在外延硅锗缓冲层上生长的衬底），加热过程中 NiSi 薄膜内的有效压应力会显著降低 。应变硅衬底较大的面内晶格常数最小化了界面能，并减小了薄膜形貌破碎的驱动力 。因此，张应变衬底将团聚的起始温度推向更高，从而增强了接触结构的热稳定性 。
掺杂与杂质效应
硅化物接触的电学行为高度依赖于底层硅中的掺杂剂分布 [T1, T2]。高掺杂浓度（使用施主或受主杂质）会调制金属-半导体界面的能带弯曲，减小肖特基势垒宽度 。这使得载流子能够通过量子力学隧穿高效传输，这对实现低接触电阻至关重要 。
然而，高掺杂浓度也会影响硅化动力学 。重掺杂衬底可能会改变镍和硅原子的扩散系数，有时会延缓硅化速率或移动最佳相形成温度窗口 。此外，硅化物的形成可能导致掺杂剂在推进的硅化物前沿发生偏析或“扫雪（snowplowing）”效应，即掺杂原子被推到反应界面前方，在接触面下方立即形成一个高掺杂区 。
挑战与失效模式
尽管镍硅化物具有优异的接触性能，但将其集成到先进半导体技术中仍存在重大的工程挑战 。在制造过程中，必须减轻几种物理和化学失效模式 （工程实践）。
[ NiSi 接触层中的典型失效模式 ]
1 [P1]. 团聚（岛化） 2 *（工程实践）*. 相变 (NiSi2)
+---+ +---+ +---+ +-------------------------+
|NiS| |NiS| |NiS| (不连续) | NiSi2 (立方) | (高 Rs)
===+===+===+===+===+===+=== ===+========================+===
| 硅衬底 | | 硅衬底 |
3 [P4]. 横向侵蚀 4 *（工程实践）*. 界面污染
+-------+ (栅极) +-------------------------+
|间隔层 | | 镍覆盖层 |
+--+-------+--+ +-------------------------+
| | Ni | | <-- 向内泄漏 |~ ~ 天然氧化物阻挡层 ~| (不连续)
==+==+=======+==+=== ==+=========================+===
| S/D 沟道 | 硅衬底 |
薄膜团聚（岛化）
团聚是 NiSi 薄膜在高温下的一种主要形貌失效模式 。在高温下，薄而连续的硅化物薄膜会试图通过破碎成孤立的球状岛来最小化其总表面能和界面能 。此过程高度依赖于薄膜的初始厚度和硅化物的晶粒结构 。较薄的硅化物薄膜具有更高的表面积体积比，更容易发生这种热不稳定性 。团聚会破坏接触层的电气连通性，导致薄层电阻急剧上升，在严重的情况下会导致开路故障 。
向 $\text{NiSi}_2$ 的相退化
从低电阻 NiSi 相向高电阻、立方的 $\text{NiSi}_2$ 相转变是主要的稳热性担忧 [P1, P4]。$\text{NiSi}_2$ 相需要深度消耗硅，这很容易穿透浅 S/D 结，导致严重的结漏电和源漏短路 [P3, T2]。这种相变受成核控制，一旦越过热阈值就会迅速发生 。控制热预算和加入铂是防止这种退化模式的主要方法 。
横向侵蚀与结尖（Junction Spiking）
镍原子在硅中是高移动性的间隙扩散体 。在热反应过程中，如果镍的横向扩散没有得到严格限制，金属原子可能会水平迁移到栅极间隔层氧化物下方，并侵蚀到有源沟道区 。这种横向侵蚀（通常称为“结尖”或“硅化物诱导缺陷”）会在源极和漏极之间产生漏电路径，降低栅氧化层的可靠性，并可能导致器件彻底短路 。
天然氧化物与界面污染
固态硅化反应对初始硅表面的清洁度高度敏感 。即使是一层很薄的天然氧化物（$\text{SiO}_2$）或化学残留物，也会充当扩散阻挡层，阻止沉积的镍与硅衬底之间的相互作用 （工程实践）。这会导致不完全或高度不均匀的硅化反应，从而引起硅化物厚度的局部变化、薄膜不连续以及接触电阻升高 [A1, A2]。
技术节点演进
随着晶体管架构从平面向三维结构转变，镍硅化物的应用也发生了显著演变 。
28nm 平面节点
在28nm 平面工艺中，NiSi 成为行业标准的接触材料 [P3, P4]。NiSi 的低热预算与该节点的后栅极（gate-last）集成方案高度兼容 。为了防止超薄薄膜的团聚，业界广泛采用了共沉积少量铂的工艺，确保了 n 型和 p 型 S/D 有源区接触电阻的稳定性 。
14nm FinFET 节点
随着 14nm FinFET 架构的引入，硅化工艺被迫从平面表面向三维鳍片过渡 。这种结构转变带来了一些独特的挑战：
- 一致性：沉积的镍铂薄膜必须顺应性地覆盖高深宽比鳍片的垂直侧壁，以确保硅化物厚度均匀并避免局部变薄 。
- 晶体取向依赖性：硅化速率和相变随不同硅晶体取向而变化 。鳍片结构暴露了多个晶面，导致了复杂的、非均匀的反应前沿，这需要更严格的工艺余量控制 （工程实践）。
- 机械应力：FinFET 高度非平面的几何形状放大了机械应力，增加了局部硅化物缺陷产生的驱动力，需要优化铂浓度以稳定单硅化物相 。
7nm FinFET 及后续节点
在 7nm FinFET 及后续节点，接触尺寸缩放达到了极端的物理极限，接触槽宽度缩小至仅几纳米 （工程实践）。在这些尺寸下，接触电阻主要由金属-半导体界面的量子力学肖特基势垒高度决定 。
为了实现更低的接触电阻，半导体行业开始从 NiSi 过渡到替代金属化系统，如钴（Co）或钌，它们在极小尺寸下提供了优异的填充特性，并降低了整体接触电阻率 。尽管主要接触采用了这种转变，镍基硅化物对于特殊接触方案、高掺杂源/漏结构以及先进的背面供电方案仍然至关重要 [A1, A2]。
相关工艺
镍硅化物的成功集成依赖于前段工艺（FEOL）中多个相邻工序的严密协调 。
[ 表面预清洁 ] --> [ PVD 沉积 ] --> [ 第一次 RTA 退火 ]
(去除天然氧化物) (Ni/Pt 共沉积) (Ni2Si 相形成)
| |
v v
[ 选择性金属刻蚀 ] <-- [ 第二次 RTA 退火 (NiSi) ] <-- [ 选择性去除 ]
(最终清洁/钝化) (单硅化物转化) (去除未反应的 Ni/Pt)
表面预清洁
在镍沉积之前，必须彻底清除有源硅区域上的天然氧化物和化学污染物 。这通常使用经过高度优化的湿法清洗化学试剂（如稀氢氟酸或专业的等离子体干法清洗）来实现，它们可以在不腐蚀相邻隔离结构或栅极间隔层的情况下选择性地去除二氧化硅 （工程实践）。
薄膜沉积
预清洁后，使用高一致性 PVD 将一层镍（通常与少量铂共沉积）沉积在晶圆上 [P3, A1]。在先进结构中，可能需要评估化学气相沉积或原子层沉积（ALD）以在复杂的三维特征上实现所需的阶梯覆盖率 （工程实践）。
热处理（两步 RTA）
硅化反应通常使用两步 RTA 工艺来控制相形成并防止横向侵蚀 （工程实践）：
- 第一次退火：采用低温热步骤驱动镍向硅中扩散，形成过渡金属富集相（$\text{Ni}_2\text{Si}$） [P3, P4]。
- 选择性金属去除：进行湿法化学刻蚀，选择性地从氧化物表面（如栅极间隔层和隔离区）去除未反应的金属，同时保持已反应的金属硅化物相完好无损 （工程实践）。这种选择性去除对于避免栅极与源/漏之间的电短路至关重要 （工程实践）。如果需要特定的电阻器，非硅化区域可以通过硅化物阻挡层定义 。
- 第二次退火：施加第二次较高温度的热步骤，将富金属相转化为高导电性的单硅化物 NiSi 相 [P3, P4]。
未来展望
随着半导体行业向全环绕栅极（GAA）纳米片、分叉片（fork-sheet）架构和三维集成电路推进，传统的正面接触方案面临着严峻的物理布局约束 [A1, A2]。这推动了对背面供电网络（BSPDN）的深入研究，即将电源线从硅晶圆背面布线，以腾出正面的布线资源 。
[ 先进的背面接触集成 ]
正面接触 / 互连
+-----------------------------+
| FEOL S/D |
+-----------------------------+
| 高温 FEOL 硅化物 | <-- 在 BEOL 之前于 >900°C 形成
+-----------------------------+
| 宽占位结构 (Placeholder) | <-- 在背面湿法刻蚀过程中
+-----------------------------+ 保护有源区
| 背面金属接触 |
+-----------------------------+
该范式中的一项关键赋能技术是背面直接接触（DBC）的开发 [A1, A2]。在这些方案中，背面接触结构从有源器件的底部连接到 S/D 区 。在标准的后段工艺（BEOL）期间为这些背面接触集成硅化物层，会将硅化退火温度限制在一定范围内，以防止低熔点正面金属的熔化或退化 。
为了绕过这一热预算限制，开发了新型 FEOL 集成方案，即在 FEOL 早期阶段使用金属占位结构，在高温下（通常超过标准 BEOL 热极限）形成高质量的硅化物层 。通过先形成硅化物，系统可以获得高度稳定、低电阻且高质量的 NiSi 接触 。
此外，为了在背面湿法刻蚀和衬底去除过程中保护有源 S/D 区免受化学侵蚀，工程师利用了加宽的占位结构 。这些加宽的几何结构保护了脆弱的半导体界面并扩大了有效接触面积，从而显著降低了界面电阻，使高性能逻辑器件得以持续微缩 。