简介
在现代集成电路（IC）制造中，在亚微米有源器件与宏观世界之间建立可靠的电气连接，需要高度专业化的金属化方案 。在半导体工业所使用的难熔金属中，钨（W）占有突出地位 。钨主要用于形成接触插塞（contact plugs）、局部互连（local interconnects）和通孔（vias），作为前段工艺（FEOL）有源结构（如晶体管）与后段工艺（BEOL）多层布线网络之间的关键导电桥梁（工程实践）。
先进节点尺寸缩减对接触金属提出了严苛要求，即必须具备出色的热稳定性、优异的抗电迁移能力，以及在填充高深宽比结构时无空洞的能力 [P3, T1]。虽然铜因其更低的体电阻率已成为上层布线的标准，但钨在接触插塞和第一金属层中仍然不可替代 。这是因为与铜相比，钨具有高熔点、高机械强度，并且在二氧化硅（$SiO_2$）和硅衬底中的扩散性极小；若使用铜，则会造成深能级污染 [T1, T3]。
将钨集成到先进节点中，需要深入了解其化学气相沉积（CVD）和原子层沉积（ALD）工艺、界面热力学，以及它与邻近薄膜的相互作用 [P1, P3, T1]。本文探讨了现代半导体制造中钨金属化的材料物理、反应动力学、工艺参数、失效模式及技术演进 。
Audited process · 已审计真实流程
W Deposition
用真实相邻顺序对比文章落点之前、当前与之后的截面状态。
物理机制
半导体器件中钨的应用依赖于特定的化学反应和界面物理 。钨薄膜的沉积通常使用六氟化钨（$WF_6$）作为主要的气体前驱体 [P1, T1]。根据工艺阶段和衬底材料的不同，该前驱体通过不同的化学途径进行还原 。
化学反应动力学
在硅或金属阻挡层上的钨沉积主要通过两种还原机制发生：硅烷（$SiH_4$）还原和氢（$H_2$）还原 。在初始成核阶段，优先选用硅烷还原，因为它在低温下反应迅速，有助于形成薄而连续的钨籽晶层 ：
$$2WF_6(g) + 3SiH_4(g) \rightarrow 2W(s) + 3SiF_4(g) + 6H_2(g)$$
一旦形成连续的钨籽晶层，工艺便转换为氢还原以生长大部分薄膜 。氢还原反应由以下热力学关系描述 [P1, T1]：
$$WF_6(g) + 3H_2(g) \rightarrow W(s) + 6HF(g)$$
该反应由断裂强 $W-F$ 和 $H-H$ 键后形成高度稳定的氟化氢（$HF$）分子的热力学倾向所驱动 。该过程表现为表面催化反应，其中分子氢在金属钨表面解离，随后将吸附的 $WF_x$ 物种还原为金属钨 。
在特殊配置中，如热丝辅助原子层沉积（HWALD），原子氢（$at-H$）是通过在高温灯丝上热解离 $H_2$ 产生的。原子氢作为一种高活性的还原剂，允许通过自限制表面反应实现低温沉积 ：
$$WF_6(g) + 6H(g) \rightarrow W(s) + 6HF(g)$$
然而，该机制与基于氟的蚀刻反应存在竞争 。如果 $WF_6$ 反向扩散到热灯丝上，或者过量的氟自由基积累，则会发生逆反应，含氟物种会蚀刻已沉积的钨膜，从而在沉积、蚀刻和寄生 CVD 模式之间建立一种微妙的平衡 。
界面物理与接触力学
在钨插塞与硅衬底的界面处，必须避免直接接触，以防止硅化物过度消耗和氟渗透 。因此，在钨生长之前，需沉积一层扩散阻挡层——通常是氮化钛（$TiN$）或钛/氮化钛（$Ti/TiN$）双层膜 [T1, T3]。
从器件物理的角度看，接触必须呈现欧姆特性以确保低电阻 。这是通过对底层硅进行重掺杂以减窄金属-半导体肖特基势垒来实现的，从而允许电子通过场发射（量子力学隧穿）穿过势垒 。结的内建电势（$\phi_{bi}$）由衬底的掺杂水平决定 ：
$$\phi_{bi} = \frac{kT}{q} \ln\left(\frac{N_A N_D}{n_i^2}\right)$$
在金属-氧化物-半导体（MOS）系统中，为了确定栅极堆叠的参考电势，需要根据栅电极与半导体衬底之间的功函数差计算平带电压（$V_{fb}$） ：
$$V_{fb} = \psi_g - \psi_s$$
钨的中带隙功函数使其成为特殊高k金属栅（HKMG）堆叠集成的可行候选材料，在这些堆叠中，阈值电压调节需要对栅极功函数进行精确控制 。
工艺原理
控制钨薄膜的结构和电气性能需要对工艺参数进行精确调制 。主要目标是获得致密、低电阻率且高度共形的薄膜，以填充高深宽比通孔，且不产生缩孔或空洞 。
温度与压力的相互作用
- 沉积温度：氢还原沉积钨的速率受热激活，并在反应受限区域遵循阿伦尼乌斯（Arrhenius）动力学 。提高衬底温度可增强表面反应速率，缩短沉积时间 [P1, T1]。然而，过高的温度会导致因晶粒快速、非共形生长而使薄膜变粗糙，从而降低深接触孔的阶梯覆盖率 。相反，较低的温度使沉积进入表面反应受限区域，可改善阶梯覆盖率，但会降低产能 [P1, T3]。
- 腔体压力：总压力和前驱体分压决定了反应区域 。高压条件增加了表面反应物的浓度，加快了沉积速率 。在 ALD 和 CVD 工艺中，调节载气流速和系统压力有助于抑制反应性前驱体的反向扩散，从而最大限度地减少寄生气相反应并优化薄膜均匀性 。
相结晶度与薄膜电阻率
钨结晶为两个主要相 ：
- $\alpha$-W（$\alpha$相）：稳定的体心立方（BCC）结构，具有低体电阻率 。这是互连和接触插塞所需的相 。
- $\beta$-W（$\beta$相）：亚稳态 A15 立方结构，具有明显更高的电阻率（工程实践）。
引入杂质（如来自 $WF_6$ 前驱体的氟或来自环境的氧）会稳定高电阻率的 $\beta$-W 相 。保持高前驱体纯度、确保真空系统稳健以及优化 $H_2/WF_6$ 的流量比，对于确保纯净、低电阻率的 $\alpha$-W 成核以及沿 (200) 和 (112) 晶面的择优取向至关重要 [P1, T1]。
挑战与失效模式
钨金属化在沉积、平坦化及随后的热处理过程中容易出现多种物理和化学失效模式 。
氟侵蚀（挥发与“火山”缺陷）
基于 $WF_6$ 化学工艺的一个主要问题是氟副产物的高反应性 。在初始沉积阶段，如果底层阻挡层（如 $TiN$）不连续或太薄，$WF_6$ 可能穿透阻挡层并直接与底层的硅或硅化钛（$TiSi_2$）反应 [T1, T3]。该反应形成挥发性的四氟化硅（$SiF_4$）或四氟化钛（$TiF_4$），在接触插塞下方形成空洞 。这些局部反应区在随后的加热过程中可能发生喷发，产生被称为“火山”缺陷的圆形剥离缺陷（工程实践）。
晶界散射与电阻率缩减
随着接触尺寸的缩小，钨薄膜的电阻率显著高于体材料值 [T1, A1]。这一现象是由薄膜表面和晶界的电子散射引起的 。由于 CVD 钨膜具有有限的晶粒尺寸（通常小于 0.2 $\mu m$），随着通孔直径的减小，晶界密度增加 。此外，截留在晶界内的氟杂质进一步降低了载流子迁移率，导致在 20nm 以下尺寸时接触电阻急剧上升 。
负载效应与回蚀过程中的再沉积
当使用干法回蚀工艺而非化学机械平坦化（CMP）对钨进行图形化时，可能会出现严重的负载效应 。在六氟化硫/氩（$SF_6/Ar$）等离子体中，钨被原子氟蚀刻形成挥发性的 $WF_x$ 物种 [P2, 干法刻蚀]。
然而，这些蚀刻产物在等离子体中通过电子碰撞解离，可能导致钨原子或复杂的钛-氮-氟（$Ti-N-F$）副产物在晶圆表面再沉积 。这种局部负载效应改变了局部蚀刻速率，可能导致电介质表面的钨残留物清除不彻底，从而引发电气短路 。抑制这种负载效应需要提高等离子体源功率，以增强挥发性副产物的去除并控制再沉积动力学 。
机械应力与分层
钨薄膜通常表现出高拉应力，且该应力随薄膜厚度增加而增加 。过大的应力可能导致薄膜开裂、晶圆翘曲或从底层电介质壁上完全剥离 。最大限度减少应力需要优化温度过渡曲线，并使用薄而高粘附性的阻挡层来缓冲机械失配 [T1, A1]。
技术节点演进
从平面器件到纳米级三维架构，钨的集成经历了重大修改以适应先进节点的缩减 。
28nm 至 14nm 节点
在28nm 平面工艺中，接触部依赖于标准的硅化钛（$TiSi_2$）或硅化钴（$CoSi_2$）接触界面，并覆盖 $Ti/TiN$ 阻挡层和 CVD 钨插塞 [P2, T1]。然而，随着工业界向 14nm FinFET 节点过渡，接触宽度急剧缩小 [P2, 鳍式场效应晶体管]。
为了防止高电阻率的 $TiN$ 阻挡层消耗过多的接触体积，制造商开始采用原子层沉积（ALD）沉积的超薄阻挡层，并从 $CoSi_2$ 过渡到硅化镍（$NiSi$），以减少硅消耗并降低接触电阻 。
7nm 节点及之后
在 7nm FinFET 节点及之后，接触插塞的体积变得非常小，以至于传统的 $TiN$ 阻挡层和钨成核层占据了超过一半的接触体积 。由于成核层的电阻率高于体钨，这一瓶颈严重降低了器件性能（工程实践）。
为解决这一问题，先进节点引入了几项关键创新：
- 无阻挡层钨：开发选择性 CVD 工艺，将钨直接沉积在硅化物上而无需 $TiN$ 阻挡层，从而最大限度地增加了导电横截面积 。
- 替代金属：在局部互连中使用钴（Co）或钌（Ru）等替代金属，它们表现出更短的电子平均自由程，因此在 10nm 以下尺寸时，其电阻率缩减受到的影响比钨小 。
- 双金属堆叠通孔：为平衡电阻和对准公差，先进架构采用不等宽的双金属堆叠通孔结构 。例如，较宽的第二个通孔可以在主要接触金属上集成钼（$Mo$）或钨（$W$）堆叠，以实现优化的接触电阻和卓越的可靠性 。
| 技术节点 | 主要硅化物 | 接触插塞方案 | 关键金属化挑战 |
|---|---|---|---|
| 28nm | $TiSi_2$ 或 $CoSi_2$ | $Ti/TiN$ 阻挡层 + CVD W 插塞 | 阻挡层厚度控制；火山缺陷 |
| 14nm | $NiSi$ | 薄 ALD $TiN$ + CVD W 插塞 (工程实践) | 接触电阻缩减；工艺窗口窄 |
| 7nm及之后 | 先进硅化物 ($NiPtSi$) (工程实践) | 无阻挡层 W、钴或双金属堆叠通孔 | 严重的晶界散射；阻挡层带来的体积排除 |
相关工艺
钨金属化高度依赖于上游和下游工艺步骤。必须协同优化集成顺序以确保整体器件良率 。
上游工艺
- 离子注入与硅化：在沉积接触金属之前，使用离子注入创建高掺杂的源极和漏极区域 。随后的快速热退火（RTA）步骤驱动沉积的过渡金属（如镍或钴）与硅之间的固相反应，形成低电阻率的硅化物接触层 。
- 接触孔蚀刻：使用各向异性干法刻蚀在层间电介质中定义高深宽比接触孔 [T1, 干法刻蚀]。这些接触孔的形貌、垂直度和底部清洁度直接决定了后续阻挡层和钨填充的质量（工程实践）。
下游工艺
- 化学机械平坦化（CMP）：在全面（blanket）钨 CVD 之后，必须去除电介质表面多余的钨和阻挡层材料 。钨 CMP 使用基于氧化铝或二氧化硅的浆料，配合氧化剂将金属钨转化为氧化钨，然后通过机械方式将其扫除，留下平坦化的插塞 [T1, 化学机械平坦化]。
- BEOL 金属化：钨插塞抛光后，形成第一金属化层（$M1$） 。在现代铜后端工艺流中，这是通过铜双大马士革工艺完成的，即沉积一层扩散阻挡层，随后进行铜籽晶层沉积和电镀（工程实践）。
未来展望
随着制程向亚 2nm 领域和先进封装架构迈进，钨金属化工艺仍在不断演进 。一个主要趋势是开发完全选择性的 ALD 和 CVD 工艺 。通过利用电介质表面（$SiO_2, SiN$）与金属/硅化物表面之间的化学差异，钨可以在接触孔内自下而上生长，而无需沉积在场电介质上，从而完全消除了对复杂 CMP 步骤的需求，并防止了因套刻误差引起的泄漏 。
此外，钨在高温电子领域（如氮化镓（GaN）功率器件）正重新发挥作用 。传统的铝基金属化在高温运行下会发生退化 。通过利用钨和氮化钛等高熔点材料形成无铝栅极堆叠和后端互连，GaN 晶体管可以在远高于传统硅基器件热极限的严苛环境中可靠运行 。无论是通过先进的纳米级缩减还是高温功率电子，钨始终是半导体制造技术的基石 。