引言
在对器件尺寸缩减和性能提升的不懈追求中，半导体制造已从大块材料加工转向原子尺度的界面工程。这一转变的核心在于成核层（nucleation layer），这是一种经过高度精密设计的超薄界面薄膜，旨在促进后续高质量薄膜的沉积 。
随着微电子特征尺寸缩小至个位数纳米量级，将材料直接沉积在异质衬底上成为一项艰巨的物理和化学挑战。衬底表面往往呈现化学惰性或严重的晶体失配，从而阻碍了薄膜的直接均匀生长 。成核层充当了化学和结构桥梁，降低了沉积的热力学能垒，并确保随后的主体材料能够以高均匀性、强附着力和最小缺陷密度进行生长。
如果没有经过精密设计的成核步骤，将先进金属或电介质直接沉积在底层沟道或阻挡金属上，往往会导致薄膜呈不连续的岛状生长、接触电阻升高或结构分层。在先进工艺中，成核层必须与籽晶层（seed layer）——通常为电镀提供导电路径；以及衬垫层（liner layer）——主要作为附着力促进剂或扩散阻挡层——区分开来。成核层专门用于控制固相从气相、液相或固相前驱体中的生成，从而调控上方薄膜的结构模板。
在现代互补金属氧化物半导体（CMOS）集成中，从 14nm FinFET 到 7nm FinFET 及更先进制程，成核层都至关重要。它们实现了超薄高介电常数（high-K）栅极堆叠、连续的接触金属氮化物，以及高深宽比结构中良好的共形金属填充 。此外，在基于锗的先进沟道架构中，专门的成核与钝化层对于管理界面氧化物与界面陷阱同样关键 。
Process map · 流程地图
物理与机制
要理解成核层，必须探索经典成核理论（CNT）、表面热力学和反应动力学。前驱体从气相到衬底表面形成稳定固相的转变受自由能的精细平衡控制。
成核热力学
当新相在衬底上沉积时，总吉布斯自由能的变化（ΔG）由两个相互竞争的因素决定：相变引起的大块自由能的降低（ΔG_v）以及产生新界面所带来的能量惩罚。对于平坦衬底上的球冠状核，自由能垒（ΔG*）表示为：
ΔG* = (16 π γ_vf^3) / (3 (ΔG_v)^2) · f(θ)
其中，γ_vf 表示气相与成型薄膜之间的界面能，f(θ) 是一个取决于核与衬底表面之间接触角（θ）的几何因子。接触角由杨氏方程（Young's equation）决定：
cos θ = (γ_sv - γ_fs) / γ_vf
其中 γ_sv 是衬底-气相界面能，γ_fs 是薄膜-衬底界面能。
如果衬底表面能较低，或者薄膜与衬底之间的界面能较高，接触角 θ 就会很大（f(θ) → 1），这意味着热力学能垒 ΔG* 极高。这导致成核位点密度较低，迫使薄膜通过孤立的三维（3D）岛状生长——即 Volmer-Weber 生长模式 。相反，一个高反应活性、制备良好的衬底会降低接触角（f(θ) → 0），从而促进二维（2D）层状生长（Frank-van der Merwe 模式） 。化学生长成的氧化层提供高密度的活性表面羟基，可作为实现均匀薄膜平整生长的有效成核层 。
CVD 与 ALD 成核动力学
在化学气相沉积（CVD）中，成核通常发生在连续的反应前驱体通量下。前驱体吸附、在表面扩散，并在与其他活性物质或缺陷位点碰撞时发生化学反应。
在原子层沉积（ALD）中，该过程依赖于连续的、自限制的表面反应。衬底暴露于单一前驱体，前驱体化学吸附在活性表面位点上，直至达到饱和。随后的吹扫步骤去除未反应的前驱体，接着引入第二种反应物以完成单分子层沉积。
在未钝化或惰性衬底上进行 ALD 工艺的初始循环期间，由于缺乏足够的活性表面位点，通常会出现明显的诱导期（incubation period） 。如果衬底缺乏活性官能团，前驱体化学吸附延迟，导致局部 3D 岛状生长，直到聚集成连续薄膜。设计合理的成核层提供了必要的活性表面官能团密度，消除了这种诱导延迟，从而实现快速的单分子层饱和 。
CVD 成核（连续通量） ALD 成核（自限制）
前驱体 A 前驱体 B 前驱体 A 吹扫 / 反应物 B
\ / | |
===v===========v=== ==v================v==
（表面扩散与碰撞） （连续单分子层饱和）
[3D 岛状 / Volmer-Weber 生长] [2D 层状生长]
接触与界面势垒工程
在先进接触和异质结构中，界面层的物理作用扩展到了接触电阻和势垒调控。在金属-绝缘体-半导体结构中插入超薄界面层能够有效抑制接触界面处的费米能级钉扎效应 。叠层界面层能够有效抑制锗沟道上不稳定低价锗氧化物及低介电常数锗酸盐层的形成 。
工艺原理
设计可靠的成核层需要精确调节沉积参数。由于成核层的目标厚度通常在几个原子单分子层的量级，因此必须优化工艺条件，使高成核密度优于快速大块生长 。
温度对过饱和度和扩散的影响
在沉积系统中，温度影响表面动力学机制。提高衬底温度会增加吸附物质的表面扩散长度，使它们能够找到能量极小值。然而，较高的温度也会降低气相的有效过饱和度（ΔG_v），从而增加临界核尺寸（r*）。
- 低温区域：低温增加了过饱和度，减小了临界核尺寸，从而导致高成核密度。然而，如果温度过低，反应物的表面迁移率会受到抑制，导致 ALD 中的配体交换不均匀并引起较高杂质掺入。
- 高温区域：温度过高会增强前驱体的解吸，导致延长的诱导延迟，或促进具有低成核密度的稀疏 3D 微晶生长，最终导致粗糙界面 。
因此，成核步骤通常在比后续主体沉积步骤更低、更专门的温度窗口下进行，以确保在过渡到主体生长动力学之前实现快速的衬底覆盖。
前驱体通量、脉冲与吹扫优化
在 ALD 和脉冲 CVD 工艺中，前驱体的输送时序决定了薄膜质量。
- 前驱体脉冲时间：为了克服异质衬底上的初始成核能垒，成核步骤的前几个循环需要延长的脉冲时间，以确保即使是低反应活性的表面位点也能被饱和 。一旦建立起连续的单分子层，脉冲时间即可减少至标准工艺值，以优化产能。
- 吹扫时间：吹扫步骤必须足够长，以完全排出未反应的前驱体和挥发性反应副产物。吹扫不足会导致寄生性的气相 CVD 反应，引起局部颗粒形成、非均匀成核以及厚度控制的失效。
衬底官能团化与表面活化
起始衬底的化学状态是决定成核动力学的关键因素 。在进行成核步骤之前，衬底必须经过针对性的表面预处理。例如，使用稀氢氟酸进行的湿法清洗可用于剥离硅或锗表面的自然氧化层，留下氢终止表面。
虽然氢终止保护了硅免受再氧化，但它对某些金属有机 ALD 前驱体的反应性较低 。为了解决这个问题，通常会在沉积前立即引入原位等离子体处理或化学钝化步骤。这种处理在表面填充了活性羟基（-OH）、胺基（-NH2）或氟（-F）基团，降低了后续前驱体吸附的活化能并加速了成核过程 。
挑战与失效模式
在批量生产环境中实施可靠的成核层存在几项关键的工程挑战。未能控制该界面的物理化学性质会导致电气和结构性能退化。
传统成核失效模式
[A] 诱导延迟 [B] 选择性丧失 (ASD)
（无活性表面位点） （非生长区域的缺陷）
前驱体解吸 电介质上的成核
\ / |
====v===v==== ===v==========
| 衬底 | | 电介质 |
============= ==============
[C] 低成核密度 [D] 应力失配
（孤立 3D 岛状生长） （位错传播）
岛状聚结 穿透位错
\ / ^ ^
===v===v=== ==|===|======
| 衬底 | | 衬底 |
=========== =============
诱导延迟与选择性丧失
当前驱体与衬底之间的化学亲和力较低时，前驱体分子在初始循环期间无法有效化学吸附 。这导致了诱导延迟，薄膜厚度在多个循环内保持极小。
在区域选择性沉积（ASD）等工艺中，即希望在特定表面生长而必须完全阻断在相邻电介质上的工艺，人们故意利用了这种诱导差异。然而，如果成核步骤没有精确控制，非生长电介质区域上的缺陷位点不可避免地会捕获前驱体分子，导致选择性丧失和多余的沉积。
缺陷传播与位错形成
在异质外延及宽禁带应用中，晶格失配会产生显著应力。如果初始成核层过薄或不均匀，将无法形成连续模板，导致高密度缺陷与穿透位错，进而成为载流子散射中心。
形态不稳定性与界面粗糙度
如果成核密度较低，薄膜被迫通过孤立的 3D 岛状生长，直到沉积过程后期才聚结 。这种延迟聚结导致了粗糙的晶粒主导界面 。
在互连结构中，阻挡层与金属填充物之间的粗糙界面会增加电子表面散射，导致线路电阻飙升。此外，在栅极堆叠中，界面粗糙度会导致局部电场集中，加速击穿并在晶体管中引起阈值电压漂移。
固态反应不均匀性
在硅化等热工艺中，富金属硅化物（如硅化镍或硅化钴）的成核对初始界面状态十分敏感。控制不当的成核动力学可能导致不均匀的固态反应，造成硅化物刺入浅结。
技术节点演进
成核层的工程化遵循了晶体管架构和互连尺寸缩减的历史进程。随着器件从平面几何结构转向 3D 结构，成核步骤面临的物理要求变得日益严苛。
28nm 平面节点 14nm FinFET 节点 7nm GAA 及更先进
[平坦 CVD/PVD 层] [共形 ALD 薄膜] [原子级区域选择性]
============= /| |\ =======
| 主体薄膜 | | | | | | 金属 |
============= | | | | =======
================= | | | | ===========
|成核/PVD层 | /| | | |\ |选择性ALD |
================= | | | | | | =============
--------------------- | | | | | | -------------
| 硅衬底 | | | | | | | | 电介质 |
--------------------- | | | | | | -------------
28nm 平面节点：PVD 与 CVD 时代
在 28nm 平面工艺中，特征尺寸相对于 3D FinFET 架构来说相对宽且平坦。对于接触金属化和互连，阻挡层和附着力堆叠（如钛/氮化钛，Ti/TiN）主要使用 PVD 或 PECVD 进行沉积。
该节点的成核步骤相对直接；一层薄的 PVD Ti 层既充当了附着力促进剂，又充当了后续钨或铜金属化的成核模板。虽然界面控制很重要，但特征结构的深宽比尚未对台阶覆盖能力提出极端的约束。
14nm FinFET 节点：向 ALD 共形模板的过渡
随着 14nm FinFET 架构的引入，晶体管沟道转变为垂直的硅鳍片。传统 PVD 和标准 CVD 工艺已无法再提供均匀涂覆鳍片垂直侧壁所需的共形覆盖能力。
高介电常数金属栅极（HKMG）堆叠强制要求使用 ALD 。在垂直鳍片所有侧面上实现均匀成核变得至关重要。鳍片侧壁沿线的任何局部诱导延迟或非均匀成核都会导致等效氧化物厚度（EOT）的变化，从而导致漏极感应势垒降低（DIBL）和阈值电压失配。此外，接触金属化要求沟槽接触孔用钨填充，这迫使人们集成共形的 ALD TiN 成核层，以在狭窄高深宽比的接触沟槽中实现无孔隙填充。
7nm 及后续节点：区域选择性与原子级控制
在 7nm FinFET 节点及随后的环绕栅极（GAA）纳米片架构中，分配给阻挡层、衬垫层和成核层的物理空间大幅缩小。传统的多层堆叠消耗了过多的接触体积，留给低电阻填充金属的空间非常有限。
为了克服这一瓶颈，先进节点采用了直接在超薄成核层上生长或选择性沉积的钴或钌金属化工艺。这些节点的成核步骤严重依赖区域选择性 ALD，利用自组装单分子层（SAMs）或定制表面钝化选择性抑制电介质区域，同时允许金属成核仅在底层的导电触点上生长。
相关工艺
成核步骤的执行并非孤立的，它与制造流程中的前道和后道工艺步骤紧密耦合。
- 表面预处理与湿法清洗：在沉积任何成核层之前，必须对表面进行清洗，以去除有机污染物、金属杂质和自然氧化层。这通常通过湿法化学步骤实现，例如使用氨过氧化氢混合液随后进行稀氢氟酸蚀刻。
- 主体沉积（CVD/PVD）：一旦成核层形成连续无针孔薄膜，工艺即转换为高产能的主体沉积方法。例如，一层薄的 ALD 钨成核层之后会紧随快速化学气相沉积主体钨填充过程。
- 硅化工艺：在接触工程中，如硅化镍或硅化钴等硅化物的成核取决于初始界面纯度。薄金属或氮化物盖层可控制快速热退火过程中的扩散动力学。
- 盖层与阻挡层：在主体金属化或电介质沉积完成后，通常会引入盖层（capping layer），以保护堆叠免受后续化学机械平坦化（CMP）影响，防止氧化并管理机械应力。
未来展望
随着半导体工业向 3D 单片集成和 2D 材料沟道方向发展，成核层的作用将继续扩大 。
关键研究集中在本质上具有选择性的前驱体，这些前驱体无需依赖临时阻滞剂即可在化学上识别并区分金属和电介质表面。这种方法有助于实现原子级的自下而上制造。
对于 2D 过渡金属硫族化合物沟道，由于缺乏平面外悬挂键，在它们上方沉积无针孔栅极电介质极具挑战性 。在 2D 平面上引入可控官能团配体的低温等离子体辅助成核过程，能够在不破坏沟道传输性能的前提下实现共形高 K 电介质沉积 。
归根结底，成核层始终是先进技术节点的关键赋能者，将表面化学相互作用转化为精确的单分子层级工程工具 。
参考来源
Engineering crystallinity of atomic layer deposited gate stacks containing ultrathin HfO2 and a Ti-based metal gate: Effects of postmetal gate anneal and integration schemes
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Doping, Contact and Interface Engineering of Two‐Dimensional Layered Transition Metal Dichalcogenides Transistors
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Interface Chemistry and Dielectric Optimization of TMA-Passivated high-k/Ge Gate Stacks by ALD-Driven laminated Interlayers.
Die Wang, G. He, Lin Hao, L. Qiao, Z. Fang, Jiangwei Liu · ACS Applied Materials and Interfaces