引言
在对器件尺寸缩减和性能提升的不懈追求中，半导体制造已从大块材料加工转向原子尺度的界面工程 。这一转变的核心在于成核层（nucleation layer），这是一种经过高度精密设计的超薄界面薄膜，旨在促进后续高质量薄膜的沉积 [P1, A2]。
随着微电子特征尺寸缩小至个位数纳米量级，将材料直接沉积在异质衬底上成为一项艰巨的物理和化学挑战 。衬底表面往往呈现化学惰性或严重的晶体失配，从而阻碍了薄膜的直接均匀生长 [P1, A2]。成核层充当了化学和结构桥梁，降低了沉积的热力学能垒，并确保随后的主体材料能够以高均匀性、强附着力和最小缺陷密度进行生长 [P3, P4]。
如果没有经过精密设计的成核步骤，将先进金属或电介质直接沉积在底层沟道或阻挡金属上，往往会导致薄膜呈不连续的岛状生长、接触电阻升高或结构分层 [P1, P3]。在先进工艺中，成核层必须与籽晶层（seed layer）——通常为电镀提供导电路径；以及衬垫层（liner layer）——主要作为附着力促进剂或扩散阻挡层——区分开来 。成核层专门用于控制固相从气相、液相或固相前驱体中的生成，从而调控上方薄膜的结构模板 [P1, P4]。
在现代互补金属氧化物半导体（CMOS）集成中，从 14nm FinFET 到 7nm FinFET 及更先进制程，成核层都至关重要 。它们实现了超薄高介电常数（high-K）栅极堆叠、连续的接触金属氮化物，以及高深宽比结构中高度共形的金属填充 [P1, P4]。此外，在宽禁带功率电子器件（如氮化镓 (GaN) 高电子迁移率晶体管 (HEMTs)）中，专门的多组分成核层对于管理氮化物薄膜与外来衬底之间极端的晶格失配和热失配至关重要 [A1, A2]。
物理与机制
要理解成核层，必须探索经典成核理论（CNT）、表面热力学和反应动力学 。前驱体从气相到衬底表面形成稳定固相的转变受自由能的精细平衡控制 [P2, P3]。
成核热力学
当新相在衬底上沉积时，总吉布斯自由能的变化（$\Delta G$）由两个相互竞争的因素决定：相变引起的大块自由能的降低（$\Delta G_v$）以及产生新界面所带来的能量惩罚 [P2, P3]。对于平坦衬底上的球冠状核，自由能垒（$\Delta G^*$）表示为：
$$\Delta G^* = \frac{16 \pi \gamma_{vf}^3}{3 (\Delta G_v)^2} \cdot f(\theta)$$
其中，$\gamma_{vf}$ 表示气相与成型薄膜之间的界面能，$f(\theta)$ 是一个取决于核与衬底表面之间接触角（$\theta$）的几何因子 [P2, P3]。接触角由杨氏方程（Young's equation）决定：
$$\cos\theta = \frac{\gamma_{sv} - \gamma_{fs}}{\gamma_{vf}}$$
其中 $\gamma_{sv}$ 是衬底-气相界面能，$\gamma_{fs}$ 是薄膜-衬底界面能 （工程实践）。
如果衬底表面能较低，或者薄膜与衬底之间的界面能较高，接触角 $\theta$ 就会很大（$f(\theta) \rightarrow 1$），这意味着热力学能垒 $\Delta G^$ 极高 [P3, P2]。这导致成核位点密度较低，迫使薄膜通过孤立的三维（3D）岛状生长——即 Volmer-Weber 生长模式 [P1, P3]。相反，一个高反应活性、制备良好的衬底会降低接触角（$f(\theta) \rightarrow 0$），从而促进二维（2D）层状生长（Frank-van der Merwe 模式） [P1, P3]。成核层的主要目标是人工调控这些界面能，降低 $\Delta G^$ 以促进瞬时、高密度的类 2D 生长 [P1, P3]。
CVD 与 ALD 成核动力学
在化学气相沉积（CVD）中，成核通常发生在连续的反应前驱体通量下 。前驱体吸附、在表面扩散，并在与其他活性物质或缺陷位点碰撞时发生化学反应，这些缺陷位点充当了热力学陷阱（通常被称为“守株待兔”位点） 。
在原子层沉积（ALD）中，该过程依赖于连续的、自限制的表面反应 。衬底暴露于单一前驱体，前驱体化学吸附在活性表面位点（如羟基或胺基）上，直至达到饱和 。随后的吹扫步骤去除未反应的前驱体，接着引入第二种反应物以完成单分子层沉积 。
在异质衬底上进行 ALD 工艺的初始循环期间，通常会出现明显的“诱导期（incubation period）” [P1, P4]。如果衬底缺乏必要的活性表面位点，前驱体就无法均匀地进行化学吸附 。相反，成核被延迟，且仅在稀疏的缺陷位点处进行，导致局部 3D 岛状生长，直到这些岛最终聚集成连续薄膜 。成核层提供了必要的活性表面官能团密度，消除了这种诱导延迟，从而在第一循环就开始实现快速、连续的单分子层饱和 [P1, P4]。
CVD 成核（连续通量） ALD 成核（自限制）
前驱体 A 前驱体 B 前驱体 A 吹扫 / 反应物 B
\ / | |
===v===========v=== ==v================v==
（表面扩散与碰撞） （连续单分子层饱和）
[3D 岛状 / Volmer-Weber 生长] [2D 层状生长]
应力与位错管理
在异质外延系统中，例如在碳化硅（SiC）或硅衬底上生长的 GaN，成核层的物理机制扩展到了应力工程 [A1, A2]。晶格参数和热膨胀系数的巨大差异会在外延生长层内产生严重的拉应力或压应力 [A1, A2]。
为了减轻这种影响，沉积了多组分核层堆叠——例如氮化铟（InN）与氮化铝（AlN）的组合 。初始生长层被设计为在衬底上表现出高润湿行为，使其完全覆盖衬底 。成核堆叠随后的三维结构层充当了位错过滤器，在生长有源器件沟道层之前终止穿透位错并缓解晶格失配应力 。
工艺原理
设计可靠的成核层需要精确调节沉积参数 。由于成核层的目标厚度通常在几个原子单分子层的量级，因此必须优化工艺条件，使高成核密度优于快速大块生长 [P1, P4]。
温度对过饱和度和扩散的影响
在任何沉积系统中，温度都是一把双刃剑 [P2, P3]。根据经典动力学，提高衬底温度会增加吸附物质的表面扩散长度，使它们能够找到能量极小值 [P1, P2]。然而，较高的温度也会降低气相的有效过饱和度（$\Delta G_v$），从而增加临界核尺寸（$r^*$） [P3, T1]。
- 低温区域：低温增加了过饱和度，减小了临界核尺寸，从而导致高成核密度 [P2, P3]。然而，如果温度过低，反应物的表面迁移率会受到抑制，导致 ALD 中的配体交换不均匀并引起高杂质掺入 。
- 高温区域：温度过高会增强前驱体的解吸，导致延长的诱导延迟，或促进具有低成核密度的快速 3D 微晶生长，最终导致粗糙、不连续的界面 [P1, P3]。
因此，成核步骤通常在比后续主体沉积步骤更低、更专业的温度窗口下进行，以确保在过渡到主体生长动力学之前实现快速、致密的衬底覆盖 。
前驱体通量、脉冲与吹扫优化
在 ALD 和脉冲 CVD 工艺中，前驱体的输送时序决定了薄膜质量 。
- 前驱体脉冲时间：为了克服异质衬底上的初始成核能垒，成核步骤的前几个循环需要延长的脉冲时间，以确保即使是低反应活性的表面位点也能被饱和 [P1, P4]。一旦建立起连续的单分子层，脉冲时间即可减少至标准工艺值，以优化产量 。
- 吹扫时间：吹扫步骤必须足够长，以完全排出未反应的前驱体和挥发性反应副产物 。吹扫不足会导致寄生性的气相 CVD 反应，引起局部颗粒形成、非均匀成核以及厚度控制的失效 。
衬底官能团化与表面活化
起始衬底的化学状态是决定成核动力学的最关键因素 [P1, P4]。在进行成核步骤之前，衬底必须经过针对性的表面预处理 。例如，使用稀氢氟酸进行的湿化学清洗可用于剥离硅或锗表面的自然氧化层，留下氢终止表面 。
虽然氢终止层保护了硅免受再氧化，但它对某些金属有机 ALD 前驱体的反应性较低 。为了解决这个问题，通常会在沉积前立即引入原位远程等离子体处理（使用氮、氧或氢自由基）或化学官能团化步骤 （工程实践）。这种处理在表面填充了活性羟基（-OH）、胺基（-NH$_2$）或氟（-F）基团，降低了后续前驱体吸附的活化能，并加速了成核过程 [P1, P4]。
挑战与失效模式
在批量生产环境中实施可靠的成核层存在几项关键的工程挑战 。未能控制该界面的物理化学性质会导致器件级的严重电气和结构性能退化 [A1, A2]。
传统成核失效模式
[A] 诱导延迟 [B] 选择性丧失 (ASD)
（无活性表面位点） （非生长区域的缺陷）
前驱体解吸 电介质上的成核
\ / |
====v===v==== ===v==========
| 衬底 | | 电介质 |
============= ==============
[C] 低成核密度 [D] 应力失配
（孤立 3D 岛状生长） （位错传播）
岛状聚结 穿透位错
\ / ^ ^
===v===v=== ==|===|======
| 衬底 | | 衬底 |
=========== =============
诱导延迟与选择性丧失
当前驱体与衬底之间的化学亲和力较低时，前驱体分子在初始循环期间无法有效化学吸附 [P1, P4]。这导致了延长的诱导延迟，薄膜厚度在许多循环内保持接近零 。
在区域选择性沉积（ASD）等工艺中，即希望在金属线路上生长而必须完全阻断在相邻电介质上的工艺，人们利用了这种诱导差异 。然而，如果成核步骤没有精确控制，非生长电介质区域上的缺陷位点不可避免地会捕获前驱体分子，导致“选择性丧失”，并在不该生长的地方产生多余的薄膜 [P1, P4]。
缺陷传播与穿透位错
在宽禁带应用中，如 GaN-on-Si 或 GaN-on-SiC 外延，衬底与氮化物层之间的晶格失配可超过几个百分点 [A1, A2]。如果初始的 AlN 或 InN 成核层太薄，或者其初始平坦层与 3D 结构层之间的生长速率比平衡不良，成核层将无法形成连续、内聚的模板 。
这导致晶圆上出现高度非均匀的应力分布，使得随后的 GaN 沟道层遗传了高密度的穿透位错和表面缺陷 。这些位错充当了散射中心和电荷陷阱，导致高频功率器件中的电子迁移率严重下降并降低击穿电压 [A1, A2]。
形态不稳定性与粗糙度
如果成核密度较低，薄膜被迫通过孤立的 3D 岛状生长，直到沉积过程后期才聚结 [P1, P3]。这种延迟聚结导致了高度粗糙的晶粒主导界面 [P1, P3]。
在先进互连中，阻挡层与金属填充物之间的粗糙界面会增加电子表面散射，导致线路电阻急剧飙升 。此外，在薄膜栅极堆叠中，界面粗糙度会导致局部电场集中，加速电介质击穿并在晶体管中引起严重的阈值电压漂移 。
体积外膨胀与析出物
在固态热成核过程中（如氧化物析出物或金属硅化物的形成），新生成相的物理体积可能与母体材料有显著差异 [T1, P3]。例如，当硅片在高温热循环中析出氧时，形成的二氧化硅（SiO$_2$）胚胎体积大约是主体硅晶格的两倍 。
如果没有足够的点缺陷（如吸收体积膨胀的空位，或间隙硅原子的排出），成核胚胎周围的应力能就会变得过高，导致析出物溶解或在晶体硅中诱发局部位错 。同样，在金属接触形成中，如果硅化镍或硅化钴等相的成核动力学控制不当，会导致高度不均匀的固态反应，造成硅化物刺入（silicide spiking），从而导致浅源/漏极结短路 。
技术节点演进
成核层的工程化遵循了晶体管架构和互连尺寸缩减的历史进程 。随着器件从平面几何结构转向极其复杂的 3D 结构，成核步骤面临的物理要求变得异常严苛 。
28nm 平面节点 14nm FinFET 节点 7nm GAA 及更先进
[平坦 CVD/PVD 层] [共形 ALD 薄膜] [原子级区域选择性]
============= /| |\ =======
| 主体薄膜 | | | | | | 金属 |
============= | | | | =======
================= | | | | ===========
|成核/PVD层 | /| | | |\ |选择性ALD |
================= | | | | | | =============
--------------------- | | | | | | -------------
| 硅衬底 | | | | | | | | 电介质 |
--------------------- | | | | | | -------------
28nm 平面节点：物理气相沉积（PVD）与 CVD 时代
在 28nm 平面工艺中，特征尺寸相对于现代架构来说相对宽且平坦 。对于接触金属化和互连，阻挡层和附着力堆叠（如钛/氮化钛，Ti/TiN）主要使用 PVD 或等离子体增强 CVD（PECVD）进行沉积 。
该节点的成核步骤相对简单；一层薄的 PVD Ti 层既充当了附着力促进剂，又充当了后续钨或铜金属化的成核模板 。虽然界面控制很重要，但特征结构的深宽比尚未强制要求极端的台阶覆盖能力，允许使用视线沉积技术 （工程实践）。
14nm FinFET 节点：向 ALD 和 3D 共形模板的过渡
随着 14nm FinFET 架构的引入，晶体管沟道从平坦平面转变为垂直的细薄硅鳍片 。这一转变意味着传统的 PVD 和 CVD 工艺已无法再提供均匀涂覆鳍片垂直侧壁所需的共形覆盖能力 （工程实践）。
高介电常数金属栅极（HKMG）堆叠（由氧化铪（HfO$_2$）和氮化钛（TiN）栅电极组成）强制要求使用 ALD 。在该节点，在垂直鳍片所有三个侧面上实现均匀成核至关重要 。鳍片侧壁沿线的任何局部诱导延迟或非均匀成核都会导致等效氧化物厚度（EOT）的变化，从而导致严重的漏极感应势垒降低（DIBL）和晶圆范围内的阈值电压失配 。
此外，接触金属化要求沟槽接触孔用钨填充，这迫使人们集成高度共形的 ALD TiN 成核层，以在狭窄、高深宽比的接触沟槽中实现无孔隙填充 。
7nm 及后续节点：亚纳米控制与自下而上的图案化
在 7nm FinFET 节点及随后的环绕栅极（GAA）纳米片架构中，分配给阻挡层、衬垫层和成核层的物理空间已缩小至不到几纳米 。在这些超限域几何结构中，传统的多层阻挡堆叠消耗了过多的接触体积，留给低电阻填充金属的空间微乎其微 （工程实践）。
为了克服这一瓶颈，工业界过渡到了钴或钌金属化工艺，这些材料可以直接在超薄成核层上生长，甚至可以在没有阻挡层的情况下进行选择性沉积 。这些先进节点的成核步骤严重依赖区域选择性 ALD，利用自组装单分子层（SAMs）来选择性钝化电介质区域，同时允许金属成核层仅在底层的金属或半导体触点上生长 。
通过消除后续光刻和蚀刻步骤的需求，这种自下而上的选择性成核方法已成为 7nm 以下图案化和集成的基石 。
相关工艺
成核步骤的执行并非孤立的，它与制造流程中的多个前道和后道工艺步骤紧密耦合 。
- 表面预处理与湿法清洗：在沉积任何成核层之前，必须对表面进行细致的清洗，以去除有机污染物、金属杂质和自然氧化层 。这通常通过湿化学步骤实现，例如使用氨过氧化氢混合液去除有机物，随后进行稀氢氟酸蚀刻以剥离自然氧化层，留下干净的氢终止表面 。
- 主体沉积（CVD/PVD）：一旦成功形成成核层并达到连续、无针孔的状态，工艺即转换为高产能的主体沉积方法 。例如，一层薄的 ALD 钨成核层之后会紧随快速化学气相沉积（CVD）主体钨填充过程，以高效完成接触塞的制作 。
- 硅化工艺：在先进接触工程中，富金属硅化物（如硅化镍或硅化钴）的成核对初始界面高度敏感 。通常，在过渡金属上方沉积一层薄的钛或金属氮化物成核盖层，以控制快速热退火过程中的扩散动力学，从而防止不必要的相变并确保平滑、低电阻的硅化物接触 。
- 盖层与阻挡层：在主体金属化或电介质沉积完成后，通常会引入盖层（capping layer），以保护堆叠免受后续化学机械平坦化（CMP）浆料的影响，防止氧或金属扩散，并管理集成膜堆叠的机械应力 。
未来展望
随着半导体工业向先进封装、3D 单片集成和基于 2D 材料的沟道方向发展，成核层的作用将继续扩大 。
最具前景的研究方向之一是开发本质上具有选择性的成核层 。未来工艺将不再依赖临时的有机阻滞剂（如 SAMs），而是利用具有定制配体结构的前驱体，这些前驱体被设计为仅能化学识别并结合到特定的金属或电介质表面 。这将实现真正的原子级、自下而上的制造，绕过传统自上而下光刻的分辨率限制和边缘放置误差 。
此外，集成 2D 过渡金属硫族化合物（TMDs）（如二硫化钼（MoS$_2$）或二硫化钨（WS$_2$））作为后硅时代的沟道材料带来了巨大的成核挑战 。由于 2D 材料在平面外缺乏悬挂键，在它们上方沉积超薄、无针孔的栅极电介质极其困难 [P1, A1]。
研究人员正在积极开发低温、等离子体辅助成核步骤，在 2D 平面上引入细微、可控的表面缺陷或官能团配体 [P1, A1]。这些位点充当高度局域化的成核中心，能够在不破坏底层 2D 沟道原有传输性能的前提下，实现亚纳米级高 K 电介质的共形沉积 。
归根结底，成核层将始终是先进技术节点的关键赋能者，将充满挑战的非平衡表面化学转化为高度可预测、原子级精确的工程工具 [P1, P4]。