引言
随着半导体行业不断突破密度和性能的物理边界，传统光刻工具已遇到基本的解析度极限 [T2, T3]。根据瑞利判据（Rayleigh criterion），光学成像系统的最小可分辨间距受到曝光波长和投影物镜数值孔径 (NA) 的限制 。对于数值孔径约为 1.35 的最先进 193 nm 氟化氩 (ArF) 浸没式光刻系统，单次曝光成像的物理极限约为 40–45 nm 半间距 (half-pitch) [P1, P2]。为了在不过早转向经济上极具挑战性的极紫外 (EUV) 光刻系统的情况下绕过这些衍射极限，工程师开发了多重曝光技术 [P2, P3]。
在这些技术中，自对准双重曝光 (SADP)——也称为侧墙掩模图案化 (spacer mask patterning)、频率倍增或间距减半——已成为一种至关重要的工艺集成方案 。与需要两次独立光刻曝光且极易受到套准误差影响的光刻-刻蚀-光刻-刻蚀 (LELE) 方案不同，SADP 仅依赖单次光刻步骤来定义初始图案 。该初始图案充当模板（即芯模），在其上沉积共形侧墙并进行各向异性刻蚀 。通过去除原始芯模，剩余的侧墙结构可作为高密度硬掩模，有效地将布局的空间频率加倍 [P1, P3]。
该技术已成为扩展逻辑和存储应用（包括 FinFET 鳍片、栅极、有源区以及后段工艺 (BEOL) 金属互连）中关键特征尺寸的基石 [P1, A1]。通过利用自对准特性，SADP 消除了传统多重曝光方案对紧凑套准预算的要求，并为 22 nm 以下的制造提供了更广的工艺窗口 [P1, P3]。为确保高良率的图案化，工程师必须在光刻胶模板下方部署先进材料（例如底部抗反射涂层 (BARC)），以防止在初始光刻成像过程中出现反射性缺口和驻波异常 。
物理原理与机制
SADP 的工作机制受薄膜沉积动力学、等离子体表面相互作用以及高选择性化学反应的物理定律支配 [P1, P2, P3]。工艺流程始于牺牲模板（通常称为芯模）的光刻定义 [P1, P3]。这些芯模的空间排列和几何形状确立了最终自对准特征的空间参考 （工程实践）。
阶段 1：芯模形成
[芯模] [芯模]
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阶段 2：共形侧墙沉积
__ [侧墙层]
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| | | 芯模 | | |
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阶段 3：各向异性侧墙刻蚀（回刻）
[侧墙] [侧墙]
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| | 芯模 | |
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阶段 4：牺牲芯模去除
[侧墙] [侧墙]
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共形薄膜沉积
一旦芯模形成图案，就在整个结构上沉积一层共形薄膜侧墙层 。此步骤依赖化学气相沉积 (CVD) 或原子层沉积 (ALD)，以确保薄膜均匀地包裹在芯模的水平表面和垂直侧壁上 [P1, P3]。
从物理角度来看，薄膜沉积必须运行在表面反应受限区间，而不是输运受限区间 （工程实践）。在表面反应受限区间，反应物具有足够的热能和表面迁移率，能在芯模形貌上均匀迁移后再发生反应，从而最大限度地减少顶部、底部和侧壁表面之间的厚度差异 （工程实践）。如果沉积转向输运受限区间，则会出现反应物遮挡效应，导致芯模底角附近的侧墙变薄，并引起严重的临界尺寸 (CD) 不均匀性 。
各向异性等离子体回刻
共形沉积后，进行各向异性反应离子刻蚀 (RIE) 步骤，以去除所有水平表面（芯模顶部和芯模之间的沟槽区域）的侧墙材料，同时保持垂直侧壁侧墙完整 [P1, P3]。
这种各向异性是通过平衡物理离子轰击与化学钝化来实现的 （工程实践）。从等离子体鞘层垂直加速的高能离子有选择地溅射水平表面的聚合物沉积物，使下方的侧墙材料暴露于挥发性化学反应中 （工程实践）。与此同时，垂直侧壁承受的直接离子轰击极小，从而保留了垂直面上的侧墙薄膜 [P1, P3]。这一回刻工艺在每个芯模的两侧产生隔离的垂直侧墙线条，使图案密度加倍 。
高选择性芯模去除
SADP 核心序列的最后一个物理机制是在不损坏或腐蚀剩余侧墙结构的情况下，选择性地去除牺牲芯模 [P1, P3]。此步骤需要极高的化学刻蚀选择性 。
例如，如果芯模由非晶碳膜组成，则基于氧气的等离子体剥离工艺可以将碳挥发为二氧化碳和水蒸气，同时保持氧化物或氮化物侧墙不受影响 。或者，如果使用氢倍半硅氧烷 (HSQ) 芯模，湿法化学溶液必须表现出极高选择性的溶解动力学，以在去除类似二氧化硅的 HSQ 网络的同时保留低应力的氮化硅侧墙 。这种空间置换确保了最终掩模的位置在几何上与原始芯模边缘自对准 [P1, P3]。
工艺原则
SADP 集成方案的性能和良率对前驱体材料、等离子体动力学和物理尺寸之间的定向相互作用高度敏感 [P1, P2]。了解这些参数如何定向影响图案化结果对于工艺优化至关重要 （工程实践）。
侧墙厚度与临界尺寸控制
在正向 SADP 方案中（侧墙作为最终硬掩模），沉积共形薄膜的物理厚度直接决定了目标特征的最终临界尺寸 [P1, P3]。
- 沉积温度：提高热 ALD 或等离子体增强化学气相沉积 (PECVD) 系统中的沉积温度，通常可通过加速表面反应动力学和配体脱附来增强薄膜密度和台阶覆盖共形性 。然而，过高的温度可能会使底层芯模材料热化或变形，导致结构坍塌或轮廓弯曲 。
- 前驱体流速：优化流速和吹扫时间可确保在 ALD 循环期间实现完整的表面饱和 （工程实践）。吹扫时间不足会导致寄生 CVD 式反应，从而降低晶圆上的薄膜厚度均匀性，并直接转化为最终侧墙硬掩模上线边缘粗糙度 (LER) 和线宽粗糙度 (LWR) 的退化 [P1, P3]。
刻蚀各向异性与选择性
侧墙回刻步骤的定向控制决定了剩余侧墙的轮廓角度和高度 。
- 射频 (RF) 偏置功率：增加施加到静电吸盘上的射频偏置功率会增加 RIE 腔室内入射离子的动能 （工程实践）。这在方向上增强了垂直刻蚀速率，从而形成高度垂直的侧墙轮廓 。然而，过高的偏置功率可能导致侧墙顶角的物理溅射（角圆化），降低有效的掩模高度，导致基板刻蚀期间出现图案转移失败 。
- 等离子体压力：在回刻步骤中降低腔室压力可减少等离子体鞘层内的气相碰撞，从而缩小入射离子的角度分布 。这在方向上增加了工艺各向异性，从而产生更整洁的侧墙轮廓并防止芯模底部形成残留物 。
- 原位聚合：一些先进工艺利用含氟碳 (FC) 气体在刻蚀工具内原位沉积聚合物侧墙层 。在这些方案中，调节氟碳比可定向改变聚合物沉积与化学刻蚀之间的平衡，从而能够在无需外部沉积工具的情况下精确控制侧墙厚度 。
应力管理与密度效应
致密阵列核心与外围区域之间的图案密度差异带来了显著的化学机械抛光 (CMP) 和刻蚀负载挑战 。
- 刻蚀负载效应：高密度区域消耗活性自由基的速度比低密度外围区域更快，从而引起局部刻蚀速率变化，可能导致微负载效应和侧墙高度不均匀 。
- 机械应力：晶圆上巨大的台阶高度差异会在随后的 CMP 平坦化步骤中集中机械应力，导致介质开裂或有源区缺陷 。在介质堆栈中引入牺牲结构或非连续衬垫层 (liner layer) 有助于均匀分配这些抛光力，从而减轻应力引起的损伤 。
挑战与失效模式
在先进工艺节点实施 SADP 会带来若干集成挑战和物理失效模式，工艺工程师必须积极采取缓解措施 。
间距抖动（非对称间距）
SADP 中最常见且最难控制的失效模式之一是“间距抖动” (pitch walking) （工程实践）。当最终侧墙线条之间的交替间距不相等，导致阵列中出现成对的不对称性时，就会发生间距抖动 （工程实践）。
正常轮廓（对称间距）：
| S1 | S2 | S1 |
[Sp] [Sp] [Sp] [Sp]
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间距抖动轮廓（非对称间距）：
| S1 | S2 | S1 |
[Sp] [Sp] [Sp] [Sp]
|| || || ||
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这种不对称性在物理上由两个因素驱动： 1 （工程实践）。芯模轮廓非垂直性：如果牺牲芯模侧壁不是完全垂直的（即呈现梯形或锥形轮廓），则沉积在两侧的共形侧墙在侧墙回刻步骤中会经历不对称的离子轰击，从而导致侧墙宽度和足部不对称 。 2. 光刻 CD 偏移：如果芯模 CD 偏离了设计目标间距 CD，则去除芯模后侧墙之间的间隙宽度会发生交替变化，直接影响器件的电学性能 。
线端回缩与端部失配
在打印线条的末端，光刻胶的高表面张力和光刻过程中的光学衍射会导致芯模末端变圆并回缩 （工程实践）。当侧墙薄膜沉积在这些圆角末端上时，随后的各向异性刻蚀会在芯模尖端周围形成一个连续的环 （工程实践）。
如果该环未被正确修整，或者后续的切割掩模套准不准，可能会导致相邻线条之间产生电学短路 。此外，线端收缩可能导致相对的互连线路之间出现端部失配，从而导致断路或高电阻接触界面 。为扩大工艺窗口，设计人员采用专门的布线末端设计，在局部扩大线端最大宽度以匹配相邻着陆焊盘的尺寸，从而优化套准容差 。
局部应力集中与开裂
在致密侧墙阵列沉积和随后的介质氧化物填充过程中，狭窄沟槽内会积累巨大的结构应力 。当晶圆进行 CMP 以平坦化形貌时，抛光垫施加的高机械剪切力会集中在这些高密度界面上 。如果局部应力超过介质材料的内聚强度，则可能发生界面分层或有源硅区开裂，导致灾难性的器件故障 。
芯模去除不完全（桥接缺陷）
如果芯模与侧墙之间的化学刻蚀选择性不足，或者刻蚀化学品无法完全扩散到高深宽比沟槽的底部，残留的芯模材料可能会滞留在侧墙之间 （工程实践）。在随后的图案转移至基板过程中，该残留物充当非预期的掩模，阻止底层材料被刻蚀，从而形成导致电路路径短路的物理桥接缺陷 。
技术节点演进
SADP 的采用与完善在硅片扩展路线图中发挥了决定性作用，促进了从平面晶体管向复杂三维架构的转变 。
28nm 节点（过渡时代）
在 28nm 平面工艺节点，光学光刻在单次曝光图案化方面被推向了绝对的物理极限 。虽然一些关键层仍可使用先进光源、离轴照明和定制相移掩模进行打印，但行业开始为间距分割策略奠定基础 。正是在这一过渡时期，传统光刻的物理限制凸显了对几何自对准的需求，以克服致密阵列中的套准预算问题 [P1, P3]。
14nm 节点（FinFET 革命）
14nm FinFET 架构的引入标志着 SADP 在定义有源硅鳍片方面首次实现大规模量产部署 。为了构建 FinFET，硅鳍片必须非常窄且间距紧凑，以保持栅极对沟道的静电控制，从而根据短沟道缩放定律防止亚阈值漏电流 。
由于目标鳍片间距远低于 80 nm，193 nm 浸没式光刻已无法直接打印这些阵列 [P1, T3]。SADP 成为关键赋能技术，使制造工厂能够以较宽松的间距打印芯模，沉积共形氧化物或氮化物侧墙，去除芯模，并将所得侧墙图案转移到体硅基板中，从而形成超高密度、高度均匀的 FinFET 结构 [P1, T3]。
7nm 节点及以后（SAQP 与 EUV 集成）
随着缩放向 7nm FinFET 节点推进，即使是 SADP 的双重曝光能力也无法解析最紧凑的金属互连层和鳍片结构所需的 40 nm 以下间距 。这一挑战催生了自对准四重曝光 (SAQP) 。
SAQP 本质上是一种级联 SADP 工艺：在主芯模上形成第一组侧墙，然后将这些侧墙用作二次芯模，再执行第二次侧墙沉积和回刻序列 。该序列将原始光刻模板的密度提高四倍，无需 EUV 系统即可实现 30 nm 以下的间距 。
随着 EUV 光刻技术的最终成熟和引入，行业重新获得了以极紧凑间距打印单次曝光图案的能力 。然而，由于 EUV 设备成本高昂以及先进逻辑节点（如 3 nm 和 2 nm 节点）的持续缩放，SADP 和 SAQP 仍然是光刻工程师工具箱中不可或缺的一部分，通常与 EUV 曝光相结合，以在关键布线层上实现极致的间距划分 [P2, A1]。
相关工艺
SADP 并非孤立存在；其成功依赖于与若干上游和下游工艺模块的无缝集成 （工程实践）。
湿法化学刻蚀与清洗
干法侧墙回刻步骤完成后，需要进行湿法化学清洗，为芯模剥离和随后的转移做好表面准备 （工程实践）。采用高度受控的湿法化学品（如稀氢氟酸）来去除原生氧化物、聚合物残留物和薄牺牲层，同时不降低侧墙掩模的临界尺寸 。
先进填充工艺
一旦高密度侧墙图案转移到基板中，所得的高深宽比沟槽必须用介电隔离材料填充，以防止电学串扰 。传统的沉积方法在这些 20 nm 以下的间隙中往往难以克服夹断缺陷和空洞形成问题 。为解决这一问题，工程师利用先进的无空洞填充技术，例如可流动 CVD (FCVD) 或旋涂玻璃 (SOG)，以确保相邻线条之间实现致密、无缺陷的隔离 。
后段工艺 (BEOL) 金属化
在后段工艺中，SADP 用于图案化容纳铜或钴布线的超细沟槽 。在侧墙定义和沟槽刻蚀后，在进行电化学镀铜之前，结构内衬有扩散阻挡层和铜籽晶材料 。侧墙结构的均匀性和垂直性直接决定了这些金属线的电阻和可靠性，因为粗糙的侧墙会导致电迁移失效和局部电阻尖峰 。
未来展望
随着半导体行业迈向 2 nm 以下技术节点并转向纳米片环绕栅极 (GAA) 晶体管和互补场效应晶体管 (CFET) 等新型架构，图案化技术必须持续演进 。
[选择性沉积前驱体]
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侧墙 侧墙 侧墙
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____| |____| |____| |____ （基板）
高数值孔径 (High-NA) EUV 光刻
采用变形透镜设计且 NA 为 0.55 的 High-NA EUV 工具将大幅扩展单次曝光的解析能力 。然而，由于 High-NA 光刻胶必须极薄以防止图案坍塌，仅靠抗蚀剂层本身将缺乏将图案直接转移到厚底层硬掩模所需的刻蚀抗性 。因此，仍将采用 SADP 配置将薄的 High-NA 抗蚀剂轮廓转移到稳健的共形侧墙掩模中，将 High-NA EUV 的解析度与自对准图案化的结构完整性相结合 。
区域选择性沉积 (ASD)
旨在简化复杂的 SADP 和 SAQP 多步流程的一项新兴研究方向是区域选择性沉积 (ASD) 。ASD 利用化学表面功能化（如自组装单分子层）来选择性地抑制或促进特定材料上的薄膜沉积 （工程实践）。通过仅在模板结构的侧壁上选择性生长侧墙材料，同时保持水平表面完全裸露，工程师可以绕过极具破坏性的各向异性回刻步骤，从而大幅降低缺陷密度、LER 和工艺成本 。
原位干法多重曝光
为应对多腔室加工日益增加的经济成本，研究重点是整合 SADP 序列到单一等离子体处理工具中 。开发能够在单一腔室内沉积高度共形氟碳或含硅聚合物侧墙，并立即过渡到各向异性回刻和剥离步骤的稳健原位化学工艺，代表了重大进步 。这种干法集成方案减少了队列时间问题，最大限度地减少了环境污染，并优化了未来集成电路制造的整体产量 。