引言
随着集成电路 (IC) 尺寸缩小至 7nm 以下，传统光学光刻技术因受限于光衍射和光学对比度约束，面临着严峻的物理极限 。多年来，先进图形化技术依赖于自对准双重曝光 (SADP) 和自对准四重曝光 (SAQP) 等多重曝光技术，以绕过浸没式光刻的分辨率限制 。这些工艺产生高密度、单向的线-空间（line-and-space）栅格 。然而，现代集成电路并非仅由连续的平行线组成；这些路径必须经过选择性切割、分段或阻断，以形成独特的电节点和布线段 。
传统上，这种分段是通过应用带有“切割”或“阻断”掩模的光刻步骤来选择性地去除连续线的一部分来实现的 。然而，随着金属线或栅极的间距降至数十纳米以下，套刻误差（Overlay Margin）——即光刻工具将新图案与底层特征对准的精度——缩小的速度快于特征尺寸本身 。这种失配导致了一个巨大的集成挑战，即边缘放置误差 (EPE) 。如果传统的阻断掩模产生哪怕轻微的未对准，它都可能与相邻的平行线重叠，导致灾难性的电气短路，或因切割不完全而导致断路 , 。
为了解决这一缩放瓶颈，半导体行业已从光刻驱动对准转向化学和形貌驱动对准，即通过实施自对准阻断掩模 (SBK)，也称为自对准块 (SAB) 或简称为块掩模 (Block Mask) 。通过利用晶圆表面的选择性化学反应和形貌特征，自对准块能够相对于底层结构在精确位置自动形成，从而完全消除或极大地减少了套刻误差的影响 。这种集成方案已成为先进节点中后段工艺 (BEOL) 金属互连定义、中段工艺 (MOL) 接触点图案以及前段工艺 (FEOL) 栅极分段不可或缺的技术，并已从 14nm FinFET 代际中早期的多重曝光方案，过渡到 7nm FinFET 及后续工艺中以 EUV 为驱动的先进方案 , 。
物理与机制
自对准阻断掩模的工作物理原理依赖于表面热力学、反应动力学和先进的等离子体化学 , 。与印刷在平坦光刻胶层上的传统光刻块不同，SBK 利用预先存在的表面材料差异和形貌变化来引导阻断材料的放置 。
选择性的热力学与动力学基础
先进自对准块掩模的核心化学机制是区域选择性沉积 (ASD) 。ASD 利用前驱体在不同衬底表面上的吸附、反应活化能和成核行为的差异 。例如，经过图案化的晶圆表面可能由金属特征和层间介电 (ILD) 材料的交替区域组成 。
根据非均相成核理论，在固体表面形成稳定的晶核需要克服由沉积薄膜、衬底和气相之间的界面能所决定的能垒 。在“生长区域”表面，前驱体分子与表面官能团之间的化学亲和力很高，从而降低了临界晶核尺寸并加速了成核速率 。相反，在“非生长区域”表面，通过使用自组装单分子膜 (SAMs) 或特定的化学配体对表面进行末端修饰，成核能垒被有意提高，从而导致成核延迟 。
在原子层沉积 (ALD) 或化学气相沉积 (CVD) 循环过程中，前驱体分子经历竞争性的物理吸附、表面扩散、化学吸附和脱附 。在块掩模的选择性沉积中，前驱体分子的选择标准是使其仅在生长区域表面进行化学吸附和反应，同时迅速从非生长表面脱附而不发生反应 。这创造了一个“选择性窗口”，在此窗口期间，可以在目标区域生长出具有功能高度的稳健阻断层，同时保持相邻区域完全清洁 。
形貌与等离子体刻蚀回刻机制
当仅靠化学选择性不足以定义块掩模时，会利用各向异性等离子体刻蚀的物理和化学机制来实现自对准 。在该方法中，先对牺牲芯轴（Mandrel）进行图案化，然后在形貌上沉积一层高度共形的间隔层 (Spacer) 。
由 Langmuir–Hinshelwood 型表面动力学控制的各向异性干法刻蚀，将定向物理溅射与化学反应相结合 。在等离子体鞘层中加速的高能离子轰击晶圆的水平表面，传递动能以破坏化学键并增强局部反应速率 。同时，中性化学自由基吸附在表面上并与衬底反应，生成可被抽走的挥发性副产物 。通过调节离子通量与自由基通量的比例，刻蚀工艺优先去除水平表面上的材料，而保持垂直侧壁间隔层完整，从而创建出一个自对准的形貌支架 。该支架作为硬掩模，完全基于几何自对准来定义自对准块掩模的边界 。
工艺原理
设计可靠的自对准阻断掩模工艺需要全面了解工艺参数与物理集成结果之间的方向性关系 。由于先进节点无法容忍原子级的偏差，因此必须仔细优化几个关键的工艺变量 。
热预算与反应温度
CVD 或 ALD 工艺的操作温度直接决定了块掩模沉积的选择性窗口 。
- 升高温度： 提高沉积温度可增加表面物种可用的热能，从而加速生长区域表面的化学吸附和反应速率 。这可能会提高沉积速率并获得更致密的薄膜 。然而，过多的热能也会增加非生长表面保护性表面末端基团（如 SAMs）脱附的可能性，或促进前驱体在非生长区域的热分解 。这会导致选择性过早丧失，从而在不应存在阻断材料的地方产生不必要的缺陷成核 。
- 降低温度： 降低工艺温度可以保持非生长表面化学抑制剂的完整性，从而延长选择性窗口 。然而，如果温度过低，生长区域表面的反应动力学可能会减慢到薄膜密度受到影响的程度，导致刻蚀耐受性变差，并在图案转移过程中导致块掩模失效 。
前驱体暴露与选择性保持时间
前驱体暴露的持续时间和浓度控制着选择性块掩模在出现“选择性丧失”之前所能达到的最大厚度 。由于非生长区域的成核是一个受统计概率控制的随机过程，长时间暴露于活性前驱体会增加前驱体分子最终化学吸附到非生长区域缺陷位点的概率 。一旦非生长区域形成稳定的晶核，后续的沉积循环将迅速生长出缺陷簇 。因此，暴露时间必须达到平衡：它必须足够长以沉积出足以承受后续刻蚀的阻断薄膜，但又必须足够短以保持在选择性窗口内 。
等离子体刻蚀化学与离子能量
一旦自对准块掩模形成，它必须在切割图案转移到下层的过程中起到阻挡作用 。该工艺的定向控制由等离子体刻蚀系统的偏置功率 (Bias Power) 控制 。
- 高偏置功率： 增加偏置功率可将离子加速到更高的动能，增强物理溅射并驱动高度各向异性的垂直轮廓 。然而，过高的离子能量会降低刻蚀的化学选择性，导致等离子体以加速速率攻击自对准块掩模材料，这可能导致掩模侵蚀和结构失效 。
- 低偏置功率： 降低偏置功率可通过依赖高选择性的化学刻蚀来保护块掩模 。然而，低偏置工艺会增加横向各向同性刻蚀分量，这可能导致块掩模下方的特征出现严重的横向侵蚀（侧蚀），从而扭曲最终的关键尺寸 (CD) 。
图案粗糙度与随机变化
自对准块掩模的质量深受前序图案化步骤的线边缘粗糙度 (LER) 和线宽粗糙度 (LWR) 的影响 。在先进的 EUV 光刻中，随机光子波动和光刻胶中的随机化学分布会产生高频 LER 。
这些边缘波动的空间相关长度决定了它们如何转移到自对准块中 。如果原始线条具有高 LER，自对准块的边界将继承这种高频粗糙度 。在后续的图案转移过程中，这些局部几何变化被放大，导致严重的局部 CD 变化；在极端情况下，会导致块掩模无法完全覆盖目标线，从而产生局部的电气搭接或互连线颈缩 。在形成块掩模之前，通常会使用诸如涂覆专门的底部抗反射涂层或等离子体平滑处理等工艺来抑制这些高频变化 。
挑战与失效模式
在大规模制造中实施自对准阻断掩模会带来几种可能严重影响良率和器件可靠性的物理和化学失效模式 。
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| 选择性丧失 |
| 前驱体在非生长表面分解 -> 形成缺陷晶核 -> 电气搭接 |
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| 微负载效应与深宽比效应 |
| 致密区域获得的前驱体/刻蚀剂较少 -> 阻断层高度不足 / 刻蚀不足 |
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| 机械不稳定与应力 |
| 热膨胀系数失配 -> 阻断层分层 -> 掩模剥落 |
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选择性丧失与缺陷成核
在利用 ASD 的先进 SBK 工艺中，最常见的失效模式是化学选择性的自发崩溃 。经过多次沉积循环，非生长表面的痕量杂质、表面悬挂键或局部水分会充当活性成核位点 。前驱体分子化学吸附到这些位点上，引发不需要的材料生长 。如果这些缺陷晶核生长得足够大，它们便能存活于随后的清洗或轻微刻蚀回刻工艺中，导致永久残留 。在 BEOL 金属化方案中，这种残留物充当了不需要的掩模，阻止了金属沟槽的正确刻蚀，并导致电气断路或相邻线条之间的搭接 , 。
刻蚀负载与深宽比依赖性刻蚀
在各向异性图案转移步骤中，该工艺对晶圆表面的图案密度变化非常敏感，这种现象被称为负载效应 。
- 宏观负载效应 (Macroloading)： 在开口特征密集的区域，局部反应刻蚀自由基的浓度会迅速耗尽，导致刻蚀速率比刻蚀物种充足的孤立区域慢 。
- 微负载与 ARDE： 在微观尺度上，具有高深宽比的特征会经历深宽比依赖性刻蚀 (ARDE)，即物理传输限制了中性刻蚀自由基向深沟槽底部的扩散，而离子轰击则受到侧壁电荷积累的限制 。
对于自对准块工艺，这些负载效应可能导致严重的非均匀性 。在致密区域，块掩模可能被刻蚀不足，留下薄薄的、具有电阻性的阻断材料膜，从而阻止电气接触 。在孤立区域，同样的工艺可能导致刻蚀过度，等离子体完全穿透自对准块掩模并损坏底层的有源结构 。
机械应力与分层
用于形成阻断掩模的材料（如氮化硅、金属氧化物或特种介电硬掩模）通常表现出高内在机械应力 。当这些材料被选择性地沉积到高深宽比沟槽中时，块掩模、ILD 和金属线之间热膨胀系数和晶格结构的不匹配会产生强烈的局部应力场 。
如果这种机械应力超过了阻断层与衬底之间的界面粘附强度，就会发生分层 。块掩模可能会剥落或开裂，使后续的刻蚀化学物质绕过掩模并破坏底层电路 。必须通过定制沉积化学成分以生产低应力、高柔韧性的薄膜来仔细管理这种应力状态，从而保持对多种材料的优异粘附性 。
工艺节点演进
块掩模的集成经历了巨大演变，以跟上摩尔定律的步伐，从简单的光刻切割过渡到高度复杂的、化学驱动的自对准系统 。
28nm 节点：光刻驱动的块掩模
在 28nm 平面工艺 节点，金属互连和栅极电极的最小间距足够宽，可以使用常规的单次曝光 193nm 浸没式光刻技术进行解析 。在此尺度下，光刻扫描仪的套刻预算足以对准块掩模和切割掩模，且不会引发严重失效 。块掩模仅使用标准光刻胶或有机旋涂硬掩模进行图案化，并通过中等选择性的干法刻蚀将图案转移到下层目标层中 , 。由于物理误差裕度大于工具对准公差，因此不需要先进的自对准技术 （工程实践）。
14nm 节点：多重曝光与形貌间隔层
随着行业向 14nm FinFET 节点过渡，关键特征的间距缩小到 193nm 浸没式光刻的单次曝光极限以下，从而引入了 SADP 。为了定义线端和分段，工程师必须实施专门的切割工艺 。
在此阶段，业界开始利用形貌自对准 。间隔层双重曝光工艺没有单纯依赖光刻套刻，而是利用牺牲芯轴的物理边缘来定义间隔层的位置，进而作为自对准硬掩模 。特定沟槽的阻断是通过将这些间隔层与光刻定义的块掩模相结合来实现的，这允许了更宽的套刻公差，因为间隔层形貌从物理上保护了相邻通道免受刻蚀 , 。
7nm 节点及以后：化学自对准块 (SAB)
在 7nm FinFET 节点及以后，即使引入了 EUV 光刻，金属沟槽和接触点结构的间距也变得极小，由于严重的 EPE，标准的光刻块对准已不再适用 , 。这迫使全自对准通孔 (FSAV) 和现代自对准块 (SAB) 架构的应用 。
在这些高度先进的节点中，通过结合选择性沉积和刻蚀工艺来形成自对准阻断掩模 , 。例如，通过使用 ASD，可以在金属线上方选择性地生长介电阻断材料，而不覆盖周围的低 k 介质 。或者，可以使用金属凹陷工艺来创建物理形貌，随后沉积共形的阻断层 。然后将阻断层抛光或回刻，在特定线路上方留下精确位置的自对准介电塞（或称“块”），防止后续形成的通孔发生错位并与相邻金属线短路 。这种从物理光刻到化学自对准的转变，使得逻辑和存储芯片能够持续缩小至埃米尺度 。
相关工艺
自对准阻断掩模的制造并非孤立步骤，它与多个相邻的前段和后段工艺深度集成 。
光刻与先进图案化
SBK 工艺依赖光刻来定义需要阻断的全局边界 。虽然局部自对准由化学或形貌处理，但仍需要一个粗略的、放宽的光刻步骤来定义宏观的“保留”和“切割”区域 。诸如非晶碳膜之类的硬掩模经常被用作中间层，以高保真度转移这些光刻图案，保护底层衬底免受自对准块沉积过程中使用的高温和严苛化学环境的影响 。
湿法化学清洗与表面制备
表面制备对于选择性阻断工艺的成功至关重要 。在通过 ASD 沉积选择性块掩模之前，衬底必须完全没有天然氧化物、有机污染物和卤素残留 。使用稀氢氟酸或先进溶剂混合物等化学品的湿法工艺步骤被部署，以钝化特定表面（例如用羟基终止硅或介质），同时保持金属表面呈金属态 。这种精确的化学终端处理正是使选择性前驱体化学能够区分生长区域和非生长区域的原因 。此外，在刻蚀块掩模后，使用铵过氧化物混合物等混合物进行化学清洗，以去除卤化刻蚀残留物，同时不侵蚀敏感的超薄阻断结构 。
金属化与无空洞填充
一旦自对准块掩模成功定义了孤立沟槽和接触孔，下一步就是金属化 。高性能金属（如铜、钴、钌或钨）被沉积到这些紧凑的高深宽比特征中 。自对准块结构必须在这些金属化步骤中保持热和机械稳定性，这通常涉及高温 CVD、物理气相沉积 (PVD) 阻挡层沉积和电化学镀膜 。在由 SBK 定义的沟槽中实现完全的无空洞填充至关重要；任何残留的空洞都可能导致严重的可靠性问题，如电迁移或高电阻，从而抵消先进图案化方案的目的 。
未来展望
半导体器件的持续缩放确保了自对准阻断掩模技术的开发将继续作为一个高度活跃的研究领域 。随着行业从 FinFET 过渡到纳米片 (Nanosheet) 架构，并最终过渡到堆叠式互补金属氧化物半导体 (CFET) 器件，用于布线和阻断的物理空间缩小至接近原子维度 。
最有前途的未来趋势之一是集成分子层沉积 (MLD) 以形成高柔韧性的有机-无机杂化阻断掩模 。MLD 允许合成具有高度可调化学性质的超薄、共形聚合物类薄膜 。这些薄膜可以提供优于无机氧化物和金属的卓越刻蚀选择性，同时表现出极低的内在应力，这直接解决了高深宽比特征中应力诱导的分层和图案坍塌挑战 。
此外，背面供电网络 (BSPDN) 的开发代表了布线架构的范式转移 （工程实践）。通过将供电线移至硅晶圆背面，晶圆正面被释放用于信号路由 。然而，这需要形成深硅通孔和必须以亚纳米精度与正面特征对准的背面接触点 。实现极其稳健、高选择性的背面自对准阻断掩模将是该架构的主要使能技术，从而确保 SBK 在未来几代先进微电子技术中的地位 。