前金属介质（PMD）：物理学、工艺集成及在先进半导体节点中的演进

引言

在现代集成电路架构中，从前段工艺（FEOL）晶体管制造过渡到后段工艺（BEOL）互连金属化，需要一个关键的绝缘层，该层将器件级结构与第一金属互连层进行电学隔离。该层被称为预金属介质层（PMD）。作为一种沉积层，前金属介质层将全局互连线与扩散衬底区域、多晶硅栅极及本地互连进行隔离 [T1]。PMD直接沉积在完整的晶体管结构之上——包括栅电极、源/漏区、硅化物接触和浅槽隔离（STI）——并作为构建整个多层金属化堆叠的基础。

PMD层同时扮演着多个角色。首先也是最重要的，它在半导体衬底（及其扩散区、多晶硅栅和本地互连）与第一全局金属互连层之间提供电学隔离。如果没有这种隔离，任何位于器件区域上方的金属线都会直接与下方的硅或栅极结构短路。其次，PMD必须经过平坦化处理，为后续的光刻和刻蚀步骤提供平坦的形貌，因为不平坦的表面会降低光学光刻的聚焦均匀性，并损害图形转移的保真度。第三，PMD是刻蚀接触孔以到达源/漏区和栅极区域的介质，这意味着其刻蚀特性直接决定接触孔轮廓质量，并最终影响接触电阻。

随着每个技术节点的演进，PMD的重要性日益增加，因为接触着陆面积缩小，硅化物厚度减小，对形貌变化的容忍度降低。随着晶体管从平面MOSFET发展到三维FinFET和全环绕栅极（GAA）架构，PMD必须填充日益复杂的形貌而不产生空洞，同时保持优异的介质完整性。因此，PMD位于工艺流程的关键交汇点，连接了前段工艺的器件物理世界与后段工艺的互连工程世界。

物理原理与机制

介电功能与电场隔离

PMD的基本物理作用是在不同电势的导体之间维持电场而不允许电流流过。在金属-氧化物-半导体系统中，介电层防止金属互连与下方半导体区域之间形成欧姆接触。绝缘特性源于介电材料（通常是二氧化硅SiO₂或其掺杂变体）的宽带隙，这为电子和空穴都创造了巨大的能量势垒。当电压施加在PMD两端时，电场根据泊松方程在介电层内分布，并且在带隙内没有自由电荷的情况下，电场保持均匀（对于平行板近似），且没有稳态电流流动。

介电质的击穿场强设定了可承受电压的上限。如果电场超过介电质的击穿阈值，碰撞电离和陷阱辅助隧穿会在介电质内部产生载流子，导致破坏性导电通路的形成。这就是为什么PMD不仅要表现出高体电阻率，还要具有低缺陷密度，因为针孔或颗粒污染会形成局部薄弱点，在这些点击穿可能在远低于本征材料允许的电压下发生。

流动与平坦化机制

传统PMD材料的一个显著物理机制是掺杂玻璃的再流能力。当磷掺入二氧化硅形成磷硅玻璃（PSG）时，玻璃的粘度降低，使其能够在高温下流动。其背后的物理原理是磷破坏了Si-O-Si网络结构，降低了粘性流动的活化能。在退火过程中，玻璃通过流入凹陷区域并平滑尖锐边角来最小化其表面自由能，这极大地改善了后续沉积层的台阶覆盖率。

添加硼形成硼磷硅玻璃（BPSG）进一步降低了再流温度，因为硼作为网络形成调节剂，形成了更开放的玻璃结构，具有更低的粘度。这种再流机制是半导体制造中最早的平坦化技术之一，使PMD无需化学机械抛光（CMP）即可实现自平坦化。然而，再流机制本质上是热激活的——它需要的温度可能超过硅化物层的热预算，后者在高温下开始退化。这一限制促使了PMD层从基于再流的平坦化最终过渡到基于CMP的平坦化。

缝隙填充物理

随着器件几何结构在FinFET架构中变得三维化，PMD必须填充高而窄的鳍结构之间的狭小间隙，而不留下空洞或缝隙。缝隙填充机制取决于沉积技术实现共形覆盖的能力——这意味着薄膜在水平表面、垂直侧壁和外伸区域以相似速率生长。在等离子体增强化学气相沉积（PECVD）中，离子轰击的方向性分量增强了水平表面的沉积，但可能导致窄间隙顶部过早封口，从而在内部捕获空洞。高密度等离子体（HDP）沉积通过同时沉积和溅射刻蚀材料解决了这一问题，其中溅射分量优先去除否则会导致封口的角部材料，从而实现自下而上的填充。

控制无空洞间隙填充的关键物理原理是沉积速率与溅射刻蚀速率之比，结合入射粒子的角分布。较高的溅射与沉积比可改善高深宽比结构中的间隙填充，但会降低净沉积产量，这体现了填充质量与工艺效率之间的基本权衡。

钠离子捕获与可动离子抑制

掺杂PMD玻璃的一个关键化学机制是其捕获可动离子污染物，特别是钠离子（Na⁺）的能力。钠离子在工艺环境中普遍存在，可以在工作电场作用下漂移穿过二氧化硅，在Si/SiO₂界面处积累，导致MOS晶体管的阈值电压不稳定。PSG和BPSG都通过将钠离子掺入玻璃结构中来化学固定它们，从而阻止它们迁移到硅界面。这种吸附机制对于器件的长期可靠性至关重要，因为即使是微量的可动离子污染也可能在现场引起逐渐的参数漂移。

工艺原理

沉积技术选择与参数相互作用

PMD沉积技术的选择从根本上决定了薄膜的间隙填充能力、均匀性和电学质量。使用臭氧-正硅酸乙酯（TEOS）化学反应的常压CVD（APCVD）和次常压CVD（SACVD）可产生高度共形的薄膜，具有优异的台阶覆盖率，因为气相反应是热驱动的且各向同性。共形性源于前驱体分子不受取向影响，等量地扩散到所有暴露表面，导致薄膜均匀生长。然而，这些方法产量较低，并且可能需要后续的致密化退火。

相比之下，PECVD通过等离子体增强的前驱体解离实现了更高的沉积速率，但方向性的离子通量产生了较低的共形性。这里的工艺参数相互作用至关重要：增加等离子体功率会提高沉积速率，但也增加了离子轰击的方向性，从而改善薄膜密度但降低侧壁覆盖。相反，降低等离子体功率可改善共形性，但会产生更多孔、含水量更高的薄膜。

HDP-CVD通过将沉积与原位溅射刻蚀相结合来解决这一权衡问题。该工艺的方向性由沉积前驱体流量与溅射离子通量之比控制——相对于沉积增加溅射分量可改善窄特征的间隙填充，但会降低净沉积速率。必须根据所平坦化的器件结构的具体形貌来调整此参数。

再流与热预算相互作用

对于采用基于再流的平坦化（通常使用BPSG）的成熟节点，再流温度是一个关键参数，它直接与下方结构的热预算相互作用。增加掺杂浓度（硼和磷）可降低再流温度并改善流动，但过高的掺杂水平会增加薄膜的吸湿性——即吸收大气中水分的趋势。吸收的水分可能与磷反应形成磷酸，腐蚀靠近PMD的金属互连层。水分也可能在后续热处理步骤中释放，导致金属沉积层分层或起泡。

当源/漏或栅极区域存在硅化物时，再流温度必须严格保持在硅化物的退化阈值以下，因为硅化物在高温下会发生相变或团聚，从而增加接触电阻。这一限制造成了直接的权衡：更多的掺杂剂可以实现更低的再流温度（保护硅化物），但会增加与水分相关的可靠性风险。常见的工程解决方案是采用三明治结构，即在掺杂玻璃的上方和下方使用未掺杂的SiO₂层作为水分阻挡层。

CMP平坦化参数

在由于热预算限制而无法使用热再流的先进节点中，使用CMP来平坦化PMD顶部表面。CMP工艺通过化学溶解和机械研磨的结合来去除材料，其中抛光液化学软化介电质表面，抛光垫机械地去除软化材料。关键参数相互作用包括抛光压力、抛光液选择性和抛光垫修整。较高的抛光压力可提高去除速率，但会导致晶圆内不均匀性，而压力不足则会留下残留形貌，降低光刻的焦深。

与后段金属CMP不同，PMD氧化物CMP不依赖阻挡层停止，而是依赖精确的抛光时间、光学或摩擦终点检测，或直接停止在目标结构上。在替换金属栅（RMG）流程中，PMD CMP抛光回蚀停止在假栅多晶硅或硬掩模上，以将其暴露用于后续栅极去除。在后续接触刻蚀期间对下方栅极和源/漏区域的保护，是由在体PMD氧化物沉积之前共形沉积在晶体管结构上的薄接触刻蚀停止层（CESL）提供的。

PMD堆叠架构

现代PMD层是多层薄膜架构，而非单一均匀薄膜。典型的PMD堆叠由底部衬垫/接触刻蚀停止层（CESL）、主体介电层以及通过CMP实现的平坦化表面组成。底部衬垫（通常是直接沉积在晶体管形貌上的氮化硅或氮氧化硅）提供粘附性，充当碱金属可动离子的阻挡层，并在后续接触孔图形化期间用作高选择性的刻蚀停止层。主体层（如HARP SACVD氧化物、HDP-CVD氧化物或可流动CVD氧化物）提供大部分介电质厚度并填充高深宽比间隙。顶面通过CMP平坦化，为后续金属互连图形化提供平坦的介电质地形。

挑战与失效模式

间隙填充中的空洞形成

PMD工艺中最关键的失效模式之一是在间隙填充过程中形成空洞，特别是在FinFET结构中，相邻鳍之间的间隙形成了高深宽比的沟槽。当沉积过程在间隙底部完全填满之前顶部就已封口时，空洞被封在介电质内部。这些空洞可能含有残留的工艺气体或水分，在热循环过程中它们会膨胀，并导致应力诱发的开裂或分层。在电学上，空洞在局部点减少了有效介电质厚度，增加了电场并降低了PMD的击穿电压。其物理机制是沉积通量的方向性分量在间隙开口处沉积得比底部更快，形成了蘑菇状的外伸结构，从而密封了空洞。

吸湿与释气

掺杂玻璃，特别是PSG和BPSG，由于其玻璃网络被破坏，允许水分子渗透并与磷反应，因此具有固有的吸湿性。PMD中吸收的水分可能导致多种失效模式：它增加了有效介电常数，降低了RC性能；它形成磷酸或硼酸，腐蚀金属线；它在后续真空沉积步骤中释放，导致金属薄膜起泡或粘附失效。失效机制是化学驱动的——水分子通过开放的玻璃结构扩散并与掺杂氧化物反应——并且在工艺或存储期间升高的温度和湿度下会加速。

接触刻蚀轮廓畸变

由于PMD是刻蚀接触孔以到达源/漏区和栅极区域的介质，其刻蚀特性直接影响接触质量。如果PMD包含密度变化、成分不均匀性或具有不同刻蚀速率的子层之间的界面，接触孔轮廓可能会变得锥形、弯曲或底切。畸变的接触轮廓会减少硅化物界面处的接触面积，增加接触电阻，并可能导致器件失效。在最坏的情况下，错误的接触刻蚀可能会穿透PMD并攻击下方的栅极或STI结构，造成短路。主体PMD氧化物与下方CESL氮化物层之间的高刻蚀选择性对于防止对源/漏结或栅极堆叠造成过刻蚀损伤至关重要。

可动离子污染

尽管掺杂玻璃具有钠离子捕获机制，但如果PMD在污染控制不足的环境中沉积，或者后续工艺引入了离子种类，可动离子污染仍然是一个风险。渗透进PMD的钠或钾离子可以在工作偏置条件下漂移，并在Si/SiO₂界面处积累，从而改变晶体管的阈值电压，并导致器件寿命期间的参数漂移。这种失效模式尤其隐蔽，因为它可能不会在初始电学测试中显现，而是在现场工作条件下逐渐发展。

应力诱发缺陷

PMD层及其子层相对于下方的硅衬底和上方的金属层具有不同的热膨胀系数（CTE）。在沉积和后续工艺步骤之间的热循环过程中，差异膨胀会在界面处产生机械应力。过大的拉伸应力会导致介电质开裂，而过大的压缩应力会导致分层或晶圆翘曲。必须通过介电薄膜的成分调整和沉积参数的优化来管理应力，因为CVD薄膜的本征应力取决于沉积温度、等离子体条件和前驱体化学。

技术节点演进

早期平面CMOS与热再流时代

在早期的成熟平面CMOS代次（如130nm和90nm节点）中，PMD通常是采用SACVD或APCVD沉积的BPSG层，随后通过热再流退火进行平坦化。平面器件拓扑结构呈现出相对平缓的形貌变化——主要是栅极堆叠台阶和STI高度差——再流的BPSG可以充分平滑这些变化。这些早期节点的热预算仍允许BPSG流动所需的高温，因为传统硅化物接触能够承受所需的退火条件。在工艺集成中，利用BPSG再流可以在单个热处理步骤中同时实现紧密间隔栅极结构之间的间隙填充和表面平坦化。

28nm平面CMOS与CMP的采用

当演进到28nm平面CMOS时代，随着高k金属栅（HKMG）堆叠和先进镍硅化物的引入，由于严格的热预算限制，高温处理已无法使用。BPSG热再流被彻底淘汰，因为高温会导致硅化物团聚、相变以及敏感栅极堆叠中的阈值电压漂移。因此，28nm PMD集成全面过渡到化学机械抛光（CMP）以实现全局表面平坦化。对于紧密间隔栅极之间的缝隙填充，采用了低温SACVD（如臭氧-TEOS高深宽比工艺，HARP）和HDP-CVD。28nm平面流程展示了如何将CMP与低温沉积集成，以在满足严苛热预算的同时确保无缺陷平坦化。

14nm及FinFET过渡

向14nm节点FinFET架构的过渡从根本上改变了PMD的要求。三维鳍结构创造了高深宽比的间隙，基于再流的平坦化无法充分填充。鳍呈现垂直侧壁，依赖重力流动的BPSG再流无法有效渗透。这推动了高级沉积技术的采用，例如将沉积与原位溅射相结合以实现自下而上缝隙填充的高密度等离子体CVD（HDP-CVD），以及依靠热驱动臭氧-TEOS化学和表面反应动力学在无离子轰击下实现无缝填充的高深宽比工艺（HARP）SACVD。

在14nm，PMD堆叠架构适应了FinFET拓扑：在鳍片上共形沉积一层薄的氮化硅或氮氧化硅接触刻蚀停止层（CESL），用于粘附、可动离子防护和接触刻蚀选择性，随后沉积用于缝隙填充的厚HARP或HDP-CVD主氧化物层。表面平坦化通过在假栅上停止的CMP或抛光至鳍片上方目标氧化物厚度来实现。由于薄FinFET硅化物接触对温度极其敏感，高温再流被彻底消除。14nm FinFET流程展示了这种更复杂的PMD集成方案。

在此节点，接触着陆面积也急剧缩小，需要对PMD刻蚀均匀性和接触轮廓进行更严格的控制。这些节点上自对准接触（SAC）技术的出现对下方CESL和PMD氧化物刻蚀选择性提出了额外要求，以便在不侵蚀相邻栅极盖帽的情况下完成接触孔图形化。

7nm及更先进节点

在7nm节点及更先进节点，PMD集成面临着来自多个方向的极端挑战。鳍间距已缩小到鳍间间隙的深宽比要求沉积工艺具有极高的溅射与沉积比或使用可流动CVD（FCVD）配方。源/漏区的接触着陆面积变得非常小，任何PMD厚度不均匀性或接触刻蚀偏差都可能导致接触失败或与相邻栅极短路。7nm FinFET流程展示了此节点所需的极端精度。

PMD底部衬垫（CESL）作为扩散阻挡层的重要性日益增加，因为较薄的主体介电层对可动离子迁移的抵抗力较弱。氮化硅衬垫虽然是有效的阻挡层，但由于其介电常数较高，会引入寄生电容，从而在可靠性和RC性能之间产生权衡。一些先进节点采用了自对准接触氧化物方案，将氧化物刻蚀停止层集成在PMD堆叠内，以实现激进的接触尺寸缩小，同时避免栅极短路风险。

在7nm之后的节点，随着GAA架构和背面供电的引入，PMD的角色可能会被重新定义。在背面供电方案中，电源互连通过衬底而非BEOL布线，这可能会改变PMD的隔离要求。然而，将第一信号金属与器件结构分离的介电层的基本需求仍然存在。

相关工艺

接触形成

PMD与接触形成工艺密切相关。在PMD沉积和CMP平坦化之后，通过PMD氧化物刻蚀接触孔，选择性地停止在下方的CESL氮化物层上。随后的CESL打开刻蚀在不损伤下方结区的情况下暴露源/漏区和栅极区域上的硅化物表面。然后使用阻挡层（通常是氮化钛）填充接触孔，随后进行钨插塞填充，从而在器件和第一金属层之间建立电连接。该界面的质量——受PMD刻蚀轮廓、残留物清洁度和阻挡层共形性的影响——直接决定接触电阻，进而决定器件驱动电流。

第一金属与通孔集成

在PMD之上，沉积并图形化第一金属层，随后进行层间介电质（ILD）沉积和第一通孔层形成，以连接到第二金属层。在铜大马士革架构中，PMD表面必须足够平坦，因为任何残留形貌都会向上传播，影响后续通孔和金属层双大马士革图形化所需的精确焦深（需注意，第一金属层本身通常采用单大马士革工艺图形化）。在铜双大马士革架构中，保持平坦的底层介质对控制工艺窗口至关重要。

STI与前段隔离

PMD在概念上与STI相关，因为两者都是介电隔离结构，但它们服务于不同的目的，并在不同的阶段制造。STI在衬底内横向隔离相邻晶体管，而PMD则将整个器件层与第一金属互连隔离。两者都需要间隙填充能力和平坦化，并且来自STI氧化物填充（特别是HDP-CVD间隙填充）的工艺经验在三维器件架构需要时直接转移到了PMD工艺中。

硅化物形成

在标准工艺流程中，硅化物形成紧接在PMD沉积之前。源/漏区和栅极上的硅化物提供了低电阻接触，但它也对PMD工艺施加了热预算约束。PMD工艺中的任何高温步骤（再流、致密化）都必须保持在硅化物的退化温度以下，否则由于硅化物团聚或相变，接触电阻会增加。在先进节点，这一约束变得越来越严格，因为硅化物层更薄且更脆弱。

未来展望

PMD技术的未来正受到几个汇聚趋势的影响。首先，极紫外（EUV）光刻的采用通过改善焦深控制放宽了一些形貌要求，但EUV实现的更紧密间距为PMD带来了更具挑战性的间隙填充要求。其次，向GAA纳米片和叉片架构的过渡引入了具有更高深宽比和再入轮廓的新形貌，这对现有沉积技术提出了挑战。

第三，背面供电网络，即通过硅衬底而非BEOL来布线电源互连，可能会从根本上重构PMD的角色。如果电源递送移至背面，PMD可能只需要支持信号互连，从而允许更薄的层和更宽松的间隙填充要求。然而，这也意味着PMD必须与新的衬底工程工艺如埋入式电源轨集成共存。

第四，对新介电材料的研究——包括碳掺杂氧化物和先进的可流动CVD薄膜——旨在结合旋涂介电质的间隙填充能力与CVD薄膜的电学质量。这些材料寻求在极端深宽比下实现无空洞填充，同时保持低介电常数和高击穿强度，以解决RC性能和可靠性之间的竞争需求。

最后，工艺优化中机器学习集成的增加，使得能够基于在线计量数据对PMD沉积参数进行实时调整，从而可能闭合形貌测量与间隙填充工艺调整之间的循环。这种数据驱动的方法对于管理未来技术节点日益狭窄的工艺窗口可能至关重要。