半导体制造中的沉积速率：动力学机制、传输物理与先进制程整合

引言

在半导体制造中，沉积速率（定义为单位时间内基板上薄膜厚度的累积）是一项基础的工艺指标。它直接决定了设备的吞吞量、热预算和晶圆厂的整体生产效率，同时对薄膜密度、化学计量比以及形态均匀性施加了根本性的物理约束。无论是在高吞吞量的物理气相沉积（PVD）和化学气相沉积（CVD）中，还是在高度可控的原子层沉积（ALD）工艺中，精确控制沉积速率都至关重要。

实现最佳沉积速率需要在生产效率与严格的结构、光学和电气规范之间取得平衡。在深亚微米结构中，过高的沉积速率可能导致钥匙孔（Keyhole）形成、封口或严重的非自洽阶梯覆盖率。相反，过慢的生长速率会增加排队时间，降低设备综合效率，并使敏感的底层长期暴露于热应力或等离子体环境之下。深入理解决定薄膜生长速率的物理与化学机制，能够帮助工程师在器件结构从平面转向复杂三维架构时，有效地优化工艺窗口。

物理原理与动力学机制

质量传输与表面动力学

气相薄膜生长包含一连串按顺序进行的物理与化学传输步骤：

1. 前驱体分子从主流气体中通过停滞边界层向基板表面扩散（质量传输）。
2. 反应物活性物种吸附到基板表面的活性位点上。
3. 吸附物种发生化学表面反应、分解或表面扩散。
4. 挥发性反应副产物的解吸。
5. 副产物通过边界层向外扩散并随尾气排出。

整体沉积速率由这一链条中最慢的步骤决定，由此划分为两个主要的动力学区：表面动力学限制区和质量传输限制区。

在表面动力学限制区中，反应物穿过气体边界层的传输速度远快于基板表面的化学反应速度。在此条件下，生长速率由表面反应物浓度和依赖于温度的反应速率常数决定。由于反应速率常数遵循阿伦尼乌斯（Arrhenius）关系，该区域内的沉积速率对基板温度变化表现出指数级的敏感性。运行在此区域的工艺（例如热低压化学气相沉积）需要在晶圆表面建立极其严格的温度控制，以维持膜厚均匀性。

相反，当表面化学反应速度快于前驱体跨越边界层的传输速度时，即进入质量传输限制区（或扩散限制区）。此时，生长速率主要取决于气相物种的扩散系数和边界层厚度。在该区域内，沉积速率高度依赖于反应腔室的流体力学、总气体流量和压力，而对基板温度的微小波动相对不敏感。

物理气相沉积传输与溅射动态

在物理气相沉积中，薄膜的累积不依赖于化学前驱体反应，而是依赖于原子化或蒸发物种的物理传输。在蒸发工艺中，物种通量遵循几何发射规律，局部沉积速率随源蒸发速率、与基板的距离以及发射角和入射角而变化。

在磁控溅射中，气体放电产生的电离气体轰击靶材，通过动量传递将靶材原子溅射至气相中。由此产生的沉积速率取决于溅射产额——定义为每个入射离子溅射出的靶材原子数，它受离子能量、离子与靶材的原子质量比以及靶材晶体结构的影响。在接触孔金属化模块中，评估接触孔内部物理气相沉积阻挡层和化学气相沉积氮化钛的底部覆盖率对于防止空洞和过大结漏电至关重要 [P3]。

关键工艺变量与速率动态

温度与压力的相互作用

在化学沉积工艺中，提高基板温度会加速表面反应动力学，使表面动力学限制区内的沉积速率呈指数级增长。然而，在过高温度下，反应气体可能在气相中发生提前分解或沿腔室气流路径发生上游耗尽。这会导致下游反应物分压剧烈下降，从而损害大尺寸晶圆基板上的膜厚均匀性。

工作压力改变了气相物种的平均自由程。在等离子体溅射和 PECVD 系统中，增加腔室压力会因碰撞频率增加而缩短平均自由程。适度的压力增加可提高电离效率和等离子体密度，从而提升溅射或自由基生成速率。然而，如果压力过高，过度的碰撞散射会使高能物种热化，将通量散射偏离基板，反而降低净沉积速率。

功率密度与前驱体流量

在等离子体增强化学气相沉积（PECVD）和反应溅射中，电功率决定了等离子体密度和前驱体的离解效率。增加射频（RF）或直流（DC）功率可提高自由基与离子的生成速率，方向性地推动更高的沉积速率。同时，前驱体气体流量建立了跨越气体边界层的浓度梯度。在质量传输限制条件下，增加前驱体流量会使生长速率线性增加，直到表面位点达到饱和或工艺转变回表面反应限制状态。

微观结构挑战与失效模式

纵横比依赖性沉积与几何阴影

随着特征尺寸缩小至高纵横比（HAR）沟槽和通孔，将前驱体均匀输送到深盲孔内部变得十分困难。进入的物种会遇到传输阻力，导致特征开口上部的沉积速率高于特征底部。当化学沉积模型中的阶梯覆盖参数低于1时，非水平侧壁上的净生长速率相比水平平面表面会显著降低 [T1]。

这种不均匀的生长速率会导致几何阴影效应，即沟槽顶部边缘过早封口，将未反应的气体或空洞截留在结构内部。为了应对纵横比依赖性生长限制，常引入循环沉积-刻蚀工艺或定向等离子体辅助沉积方案，在生长过程中选择性地刻蚀掉顶部边缘的过量累积。

气体耗尽与晶圆级不均匀性

在多晶圆炉管反应器或大型单晶圆腔室中，反应气体在流经加热表面时会被逐渐消耗。这种下游气体耗尽降低了局部反应物分压，导致沿气流方向的沉积速率发生渐进式衰减。设备供应商通过设置多区温度补偿（适度提高下游温度以加速反应动力学）或采用多点气体喷射歧管来对抗气体耗尽。

区域选择性生长的选择性丧失

区域选择性沉积（ASD）依赖于差异化的成核动力学，仅在暴露的目标表面（如金属）上生长材料，同时抑制邻近介质表面上的生长。如果沉积速率被推至选择性工艺窗口之外，前驱体分子就会突破非目标区域上的成核能垒。这会导致选择性丧失，产生寄生成核颗粒，进而引发电气短路或介质漏电。

技术制程演进与整合

28nm 平面时代

在 28nm 平面制程时代，大批量制造依赖于高速率的 CVD 和 PVD 工艺来沉积大块介质层和互连层，以最大化晶圆厂产能。高k金属栅极（HKMG）架构的引入要求薄栅极介质叠层达到原子层级别的厚度精度，此时较低的循环沉积速率保证了单原子层控制与薄膜质量。

14nm FinFET 制程

向 14nm 鳍式场效应晶体管（FinFET）架构的演进引入了三维垂直沟道。视线传输的 PVD 生长在垂直鳍片结构上表现出严重的侧壁变薄和沉积速率不均匀现象。因此，高度自洽的 PECVD 和 ALD 工艺取代了无辅助的定向沉积，用于鳍片侧墙形成、自洽栅介质层和接触孔阻挡层。

7nm 及全环绕栅极架构

在 7nm 及亚 3nm 全环绕栅极（GAA）纳米片制程节点，图形定义高度依赖于极紫外线（EUV）光刻和复杂的自对准多重图形化方案。在这些尺寸下，沉积速率的优化重点从简单的每分钟厚度累积转向控制方向异向性、表面选择性和单原子层级生长动力学。自由基辅助和区域选择性沉积工艺能够实现无空洞的自下而上缝隙填充，避免在纳米片内部侧墙中产生钥匙孔。

与相邻工艺模块的整合

• 平坦化：沉积速率的均匀性直接决定了化学机械平坦化（CMP）的起始表面形态。生长不均匀会导致局部过研磨或未研磨净的残留介质岛。
• 图形化：在侧墙辅助多重图形化中，侧墙介质的沉积速率决定了最终侧墙壁厚，这会直接转化为转移图形的关键尺寸（CD）。
• 刻蚀：薄膜密度、应力和化学计量比均取决于沉积速率。以过高速率沉积的薄膜往往呈现多孔微观结构，从而改变其在后续干法刻蚀步骤中的抗刻蚀性能。
• 金属化：在后道工序（BEOL）布线中，例如铜双达马辛结构，阻挡层和种子层的沉积速率决定了电镀前狭窄互连沟槽内部的侧壁覆盖率。

未来展望

随着半导体工业向 3D DRAM 和高纵横比 3D NAND 结构迈进，在极端几何约束下精确控制沉积速率至关重要。超越传统硅基尺寸缩放，尺寸小于先进制程硅基器件的高性能氧化铟晶体管可以通过兼容半导体工业的原子层沉积工艺进行制备 [P2]。此外，实时原位光学表征工具能够实现腔室闭环控制，以满足未来技术节点亚埃级的公差要求。