掌握去耦合等离子体氮化（DPN）：物理原理、工艺工程与先进节点集成

引言

随着半导体器件尺寸缩减至亚微米节点以下，传统的二氧化硅 ($SiO_2$) 栅极电介质面临着根本性的物理极限，特别是量子力学隧穿漏电的急剧增加。为了抑制这种栅极漏电并继续缩减等效氧化层厚度 (EOT)，工业界引入了氮氧化硅薄膜作为替代栅极电介质。然而，传统的热氮化技术（如在一氧化氮 ($NO$)、氧化亚氮 ($N_2O$) 或氨气 ($NH_3$) 中进行退火）需要较高的热预算，这可能导致掺杂剂重新分布、硅界面降解，且难以精确控制氮浓度分布。

为了克服这些热和结构上的限制，解耦等离子体氮化 (DPN) 作为一种关键的赋能技术应运而生，用于实现精确的低温表面改性。解耦等离子体氮化是一种低温工艺，通过将等离子体产生区与晶圆衬底分离，将活性氮物种引入薄电介质层中。这种物理分离使得等离子体密度和离子能量可以独立控制，从而能够在不造成底层关键硅界面结构损伤的前提下，实现受控的、浅层的氮掺入。如今，DPN 对于保持器件可靠性、控制阈值电压稳定性以及抑制先进高介电常数金属栅极 (HKMG) 堆叠中的栅极漏电至关重要。

物理原理与机制

解耦等离子体氮化的核心物理机制围绕非平衡等离子体化学和解耦输运动力学展开。在标准等离子体处理中，等离子体密度与离子能量紧密耦合。由于等离子体鞘层电场的作用，撞击晶圆表面的离子通量相比中性自由基具有更强的方向性 [T1]。在 DPN 中，衬底被放置在主要等离子体产生区域之外（通常使用电感耦合等离子体 (ICP) 源或远程等离子体配置），这有效地将高反应性物种的产生与撞击晶圆的离子动能解耦。这使得衬底主要接触低能离子、中性自由基和受激分子氮物种，从而最大限度地减少了物理位移损伤。

当这些活性氮物种到达电介质表面（如 $SiO_2$ 或二氧化铪 ($HfO_2$)）时，它们会与主体晶格发生非平衡化学反应。例如，在 $HfO_2$ 高介电常数堆叠中，活性氮物种直接与 $Hf–O$ 网络反应，形成稳定的 $Hf–N$ 和 $Si–N$ 键。同时，这种低温反应会以氮-氧复合物 ($N–O_x$) 的形式产生亚稳态的非金属氮物种。

这些物种的化学和空间演变受扩散和热激活控制。这可以通过菲克第一扩散定律进行建模：

$$J = -D \frac{\partial C}{\partial x}$$

其中 $J$ 是扩散通量，$D$ 是扩散系数，$\partial C / \partial x$ 是浓度梯度。扩散系数遵循阿伦尼乌斯关系：

$$D = D_0 \exp\left(-\frac{E_a}{k T}\right)$$

其中 $E_a$ 是活化能，$k$ 是玻尔兹曼常数，$T$ 是绝对温度。

在随后的氮化后退火 (PNA) 步骤中，热能驱动化学网络的重构。亚稳态的 $N–O_x$ 复合物在高温下不稳定，会部分转化为稳定的 $Hf–N$ 和界面 $Si–N$ 键，从而改变最终的氮深度分布和化学结构。

从器件物理的角度来看，精确的氮定位至关重要。相邻结的内建电势 ($\phi_{bi}$) 和整体能带弯曲对栅极电介质内的固定电荷高度敏感。这种关系遵循泊松方程：

$$\frac{d^2 \phi(x)}{dx^2} = -\frac{\rho(x)}{\varepsilon_s}$$

其中 $\phi(x)$ 是电势分布，$\rho(x)$ 是空间电荷密度（包括由氮化引入的固定电荷），$\varepsilon_s$ 是半导体介电常数。在栅极电介质的顶部表面附近引入氮可以增加物理势垒高度并抑制氧空位的形成，从而减少栅极漏电并防止硼杂质从栅电极穿透到沟道中。

然而，如果氮扩散过深并直接堆积在硅界面处，则会引入固定电荷和界面陷阱。由于库仑散射，这会降低沟道中的载流子迁移率，并严重影响器件可靠性。

工艺原则

DPN 的性能和物理特性由若干工艺参数的方向性相互作用决定，必须仔细平衡这些参数：

射频功率与源配置

提高等离子体源功率会直接增加等离子体区域内活性氮自由基和活性离子的密度。这增加了表面氮化速率以及掺入薄膜中的总氮剂量。然而，如果功率增加过大，等离子体鞘层电势可能会升高，导致高能离子轰击，从而穿透表面并对下方的沟道界面造成原子位移损伤。

腔室压力

工作压力决定了等离子体鞘层内的碰撞频率。在低压条件下，离子平均自由程增大，导致鞘层具有高度方向性且碰撞较少，从而加速离子向晶圆表面运动，导致氮更深层的物理穿透。相反，较高的工艺压力会导致鞘层内的碰撞增加，使活性物种热化，并将氮化限制在极浅的表面区域。

稀释气体比例

引入惰性稀释载气（如氦气或氩气）可作为激发促进剂。增加氦气或氩气相对于氮气的比例，通过潘宁电离 (Penning ionization) 和电荷转移机制提高了氮分子的电离和解离效率，从而允许在较低的热预算下保持高氮化效率。

氮化后退火 (PNA) 温度

PNA 的热预算决定了氮的再分布。较高的退火温度提供了将亚稳态 $N–O_x$ 键转化为稳定网络键所需的热能，但同时也增加了扩散系数 ($D$)，推动氮向硅界面传输。降低 PNA 温度可抑制氮扩散，使氮保持在表面，但可能会留下较高浓度的亚稳态缺陷，从而降低器件的负偏置温度不稳定性 (PBTI)。

挑战与失效模式

实施解耦等离子体氮化会引入几种必须加以控制的物理和集成失效模式：

等离子体诱导损伤 (PID)

即使采用解耦源，衬底台处仍存在有限的鞘层电压。累积的等离子体损伤电流可能会破坏栅极介电层中的化学键，导致栅极介电层漏电流增加或击穿电压降低 [P4]。这种物理降解在电学上表现为高界面态密度 ($D_{it}$)，导致沟道迁移率下降和严重的阈值电压不稳定性。

界面氧化与 EOT 再生

在 DPN 或后续转移步骤中，高度活性的氮化表面暴露于微量氧或水分中会导致不必要的表面氧化。这会导致界面氧化层变厚，从而引起等效氧化层厚度 (EOT) 的再生。这种再生直接降低了栅电容，阻碍了高介电常数电介质和氮化步骤旨在实现的目标——缩减。

偏置温度不稳定性 (BTI) 降解

氮的空间分布是一把双刃剑。虽然表面氮化抑制了漏电，但过多的氮堆积在硅-电介质界面处会产生空穴陷阱和施主态。在电应力下的器件工作过程中，这些陷阱会导致 p 沟道金属-氧化物-半导体 (PMOS) 晶体管出现严重的负偏置温度不稳定性 (NBTI)，从而导致阈值电压漂移和器件过早失效。

技术节点演进

     28nm 平面             14nm FinFET                7nm 及以后
+--------------------+    +--------------------+    +---------------------+
|  Poly-Si/SiON      |    |  HKMG FinFET       |    |  GAA Nanosheets     |
|                    |    |                    |    |                     |
|  * 表面 DPN        | -> |  * 3D 共形 IL      | -> |  * 各向同性 PA-ALD  |
|  * 抑制硼穿透      |    |  * 鳍片尖角 PID    |    |  * 原子级精度       |
|                    |    |    保护            |    |  * 低温氮化         |
+--------------------+    +--------------------+    +---------------------+

28nm 平面节点

在 28nm 平面工艺节点，栅极堆叠从传统的多晶硅/SiON 过渡到早期的 HKMG 架构。对于使用氮氧化物栅极电介质的节点，DPN 是在超薄栅氧化层顶表面掺入高浓度氮的主要方法。这种浅层分布对于抑制硼从重掺杂 p+ 多晶硅栅极穿透到沟道中，同时保持界面质量至关重要。

14nm FinFET 节点

随着 14nm FinFET节点向 3D 晶体管架构过渡，DPN 面临着几何挑战。氮化工艺必须在三维鳍片结构上执行。由于等离子体鞘层的方向性分量，确保沿垂直鳍片侧壁和水平鳍片顶部的氮浓度均匀非常困难。工艺工程师必须调整等离子体鞘层的碰撞动力学，以保护敏感的鳍片尖角免受增强的场诱导离子轰击，因为这可能导致局部的物理侵蚀和栅极氧化层击穿。

7nm 节点及以后

在 7nm FinFET节点及随后的全环绕栅极 (GAA) 纳米片架构中，物理空间约束变得极其严苛。界面氧化层的物理厚度缩减至亚纳米级。标准 DPN 在不损坏超薄高介电常数层的情况下，难以实现所需的原子层共形性。这促使了等离子体辅助原子层沉积 (PA-ALD) 氮化和各向同性远程等离子体工艺的集成。这些先进技术利用高度各向同性的低温自由基，实现了对氮分布的原子级控制，确保了高度受限的纳米片沟道中阈值电压的稳定性。

相关工艺

解耦等离子体氮化的集成依赖于一系列高度优化的相邻工艺步骤：

+------------------------+      +------------------------+      +------------------------+
|  表面预清洗            |      |  栅极电介质            |      |  解耦等离子体          |
|  (如: 稀氢氟酸)        | ---> |  氧化/沉积             | ---> |  氮化 (DPN)            |
+------------------------+      +------------------------+      +------------------------+
                                                                            |
                                                                            v
+------------------------+      +------------------------+      +------------------------+
|  金属栅极 / 覆盖层     |      |  氮化后退火 (PNA)      |      |  腔室吹扫              |
|  沉积                  | <--- |                        | <--- |  & 真空传送            |
+------------------------+      +------------------------+      +------------------------+

在氮化工艺之前，硅表面必须使用稀氢氟酸 (DHF) 进行严格的表面预清洗，以去除不稳定的自然氧化层和金属污染物，确保起始表面处于原始状态。随后，通常利用快速热氧化或原位蒸汽生成 (ISSG) 生长超薄界面氧化层，作为基础氧化物矩阵。

电介质薄膜沉积或生长完成后，晶圆在高真空下传送到 DPN 腔室，以防止大气中的碳污染。DPN 之后，晶圆在快速热处理 (RTP) 系统中进行氮化后退火 (PNA)，以稳定化学键。

最后，通过沉积金属栅电极和覆盖层完成栅极堆叠，随后进行后续的接触金属化步骤，包括形成低电阻硅化镍接触。

未来展望

随着半导体行业从 FinFET 向纳米片、互补 FET (CFET) 和 3D 堆叠集成电路过渡，等离子体氮化的作用也在持续演变。标准的视线 (line-of-sight) 等离子体工艺正被高度各向同性的纯自由基远程等离子体源所取代，从而完全消除了离子轰击损伤。

一个新兴趋势是低温等离子体氮化技术的开发，即在等离子体步骤中将衬底冷却至零度以下。在这些极低温度下，活性物种的扩散被物理冻结，将化学改性严格限制在电介质的最顶层单分子层内。

此外，正在探索将等离子体氮化步骤与选择性刻蚀工艺进行原子级协同设计，以实现区域选择性氮化，从而能够在同一芯片上的不同晶体管之间进行局部功函数调整，而无需复杂的微影图案化堆叠。